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参数资料
| 型号： | DSPB56366AG120 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 35/110页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 产品变化通告： | Product Discontinuation 24/Feb/2012 |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 120MHz |
| 非易失内存： | ROM（240 kB） |
| 芯片上RAM： | 69kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 110°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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DSP56366 Technical Data, Rev. 3.1
3-4
Freescale Semiconductor
3.5
AC Electrical Characteristics
The timing waveforms shown in the AC electrical characteristics section are tested with a VIL maximum
of 0.3 V and a VIH minimum of 2.4 V for all pins except EXTAL, which is tested using the input levels
shown in Note 3 of the previous table. AC timing specifications, which are referenced to a device input
signal, are measured in production with respect to the 50% point of the respective input signal’s transition.
DSP56366 output levels are measured with the production test machine VOL and VOH reference levels set
at 0.4 V and 2.4 V, respectively.
NOTE
Although the minimum value for the frequency of EXTAL is 0 MHz, the
device AC test conditions are 15 MHz and rated speed.
3.6
Internal Clocks
6
Appendix A, "Power Consumption Benchmark" provides a formula to compute the estimated current requirements
in Normal mode. In order to obtain these results, all inputs must be terminated (i.e., not allowed to float). Measurements are
based on synthetic intensive DSP benchmarks. The power consumption numbers in this specification are 90% of the
measured results of this benchmark. This reflects typical DSP applications. Typical internal supply current is measured with
VCC = 3.3 V at
TJ = 110°C. Maximum internal supply current is measured with VCC = 3.46 V at TJ = 110°C.
7 In order to obtain these results, all inputs, which are not disconnected at Stop mode, must be terminated (i.e., not allowed to
float).
Table 3-4 Internal Clocks
Characteristics
Symbol
Expression1, 2
Min
Typ
Max
Internal operation frequency with PLL
enabled
f—
(Ef
× MF)/(PDF × DF)
—
Internal operation frequency with PLL
disabled
f—
Ef/2
—
Internal clock high period
With PLL disabled
With PLL enabled and MF
≤ 4
With PLL enabled and MF > 4
TH
—
0.49
× ET
C × PDF ×
DF/MF
0.47
× ET
C × PDF ×
DF/MF
ETC
—
0.51
× ET
C × PDF ×
DF/MF
0.53
× ET
C × PDF ×
DF/MF
Internal clock low period
With PLL disabled
With PLL enabled and MF
≤ 4
With PLL enabled and MF > 4
TL
—
0.49
× ET
C × PDF ×
DF/MF
0.47
× ET
C × PDF ×
DF/MF
ETC
—
0.51
× ET
C × PDF ×
DF/MF
0.53
× ET
C × PDF ×
DF/MF
Internal clock cycle time with PLL
enabled
TC
—ETC × PDF × DF/MF
—
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