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参数资料
| 型号： | DSPB56366AG120 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 87/110页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 产品变化通告： | Product Discontinuation 24/Feb/2012 |
| 标准包装： | 60 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 120MHz |
| 非易失内存： | ROM（240 kB） |
| 芯片上RAM： | 69kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 110°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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DSP56366 Technical Data, Rev. 3.1
3-52
Freescale Semiconductor
3.13.1
Programming the Serial Clock
The programmed serial clock cycle, TI2CCP, is specified by the value of the HDM[7:0] and HRS bits of the
HCKR (SHI clock control register).
The expression for TI2CCP is
where
HRS is the prescaler rate select bit. When HRS is cleared, the fixed divide-by-eight
prescaler is operational. When HRS is set, the prescaler is bypassed.
HDM[7:0] are the divider modulus select bits. A divide ratio from 1 to 256
(HDM[7:0] = $00 to $FF) may be selected.
In I2C mode, the user may select a value for the programmed serial clock cycle from
to
The programmed serial clock cycle (TI2CCP), SCL rise time (TR), and the filters selected should be chosen
EXAMPLE:
For DSP clock frequency of 120 MHz (i.e. TC = 8.33ns), operating in a standard mode I2C environment
(FSCL = 100 kHz (i.e. TSCL = 10μs), TR = 1000ns), with wide filters enabled:
Choosing HRS = 0 gives
Thus the HDM[7:0] value should be programmed to $41 (=65).
Table 3-21 SCL Serial Clock Cycle (TSCL) generated as Master
Filters bypassed
TI2CCP + 2.5 × TC + 45ns + TR
Narrow filters enabled
TI2CCP + 2.5 × TC + 135ns + TR
Wide filters enabled
TI2CCP + 2.5 × TC + 223ns + TR
T
I
2CCP
T
[
C
2
×
HDM 7:0
[]
(
1
)
71 HRS
–
() 1
+
×
()
×
+
×]
=
6TC if
×
HDM 7:0
[]
02 and HRS
$
1
==
4096 TC if
×
HDM 7:0
[]
FF and HRS
$
0
==
T
I
2CCP
10
μs 2.5 8.33ns
×
223ns 1000ns
–
8756ns
==
HDM 7:0
[]
8756ns 2
(
8.33ns
×
8
) 1
64.67
=
–
×
=
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