- 您现在的位置：买卖IC网 > PDF目录16057 > EF-ISE-LOG-FL (Xilinx Inc)DESIGN SUITE LOGIC EDITION PDF资料下载
参数资料
| 型号： | EF-ISE-LOG-FL |
| 厂商： | Xilinx Inc |
| 文件页数： | 19/50页 |
| 文件大小： | 0K |
| 描述： | DESIGN SUITE LOGIC EDITION |
| 标准包装： | 1 |
| 系列： | ISE® 设计套件 |
| 类型： | 集成软件环境（ISE） |
| 适用于相关产品： | Xilinx FPGAs |
| 其它名称： | Q5689019A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页当前第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页
ISE Design Suite 13.1
FPGA Editor
?
New Lock Layers toolbar button, which locks the current layer visibility settings for
all zoom levels.
iMPACT
?
New SPI/BPI programming support:
?
?
?
Numonyx P30 bottom boot is supported, in addition to top boot.
Winbond W25Q is supported up to 128Mb.
Winbond W25Q support for the CV revision has been added.
ChipScope Pro
?
ChipScope Pro HDL (VHDL and Verilog) Debug probe using PlanAhead and XST
Synthesis flow
?
?
Enable users to mark debug nets on HDL or XCF constraint file
When MARK_DEBUG attribute is used:
-
-
Nets are preserved (not optimized away)
Nets appear in the ChipScope view in the PlanAhead view so users can
assign to debug cores
?
ChipScope Pro HDL Debug probe using PlanAhead and Synplify Synthesis flow
?
?
Enable users to mark debug nets on HDL (VHDL and Verilog) or SDC
When MARK_DEBUG attribute is used:
-
-
Nets are preserved (not optimized away)
Nets appear in the ChipScope view in the PlanAhead view so users can
assign to debug cores
?
BERT for Virtex?-6 GTX and GTH available in PlanAhead and ChipScope Flow
?
Also added low- and mid-range line rate support for IBERT V6 GTH
?
Startup Trigger Mode
?
?
Using Project Navigator, Core Inserter, and Analyzer Tools
Using PlanAhead software and Analyzer Tools
?
BERT sweep test plot GUI
?
?
Built-in graphical viewer of IBERT sweep test results for Virtex?-6 GTX/GTH
FPGA transceivers
Standalone graphical viewer for offline analysis of IBERT sweep test results for
Virtex?-6 FPGA GTX/GTH, Spartan?-6 FPGA GTP, and Virtex?-5 FPGA GTX
transceivers
?
Tutorials:
?
?
PlanAhead Tutorial: Debugging with ChipScope Analysis
ChipScope IBERT: Basic IBERT design flow
ISE Simulator
?
?
Supports simulation of AXI BFM
Relaunch of simulation from the ISIM GUI
ISE Design Suite 13: Release Notes Guide
UG631 (v 13.2)
19
相关PDF资料 |
PDF描述 |
|---|---|
| VE-JVN-EZ-F4 | CONVERTER MOD DC/DC 18.5V 25W |
| VE-JVM-EZ-F2 | CONVERTER MOD DC/DC 10V 25W |
| VE-JVM-EY-S | CONVERTER MOD DC/DC 10V 50W |
| VE-JVL-EZ-F3 | CONVERTER MOD DC/DC 28V 25W |
| M3BFK-4018J | IDC CABLE - MSR40K/MC40G/MCF40K |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EF-ISE-LOG-NL | 功能描述:DESIGN SUITE LOGIC EDITION ISE12 RoHS:是 类别:编程器，开发系统 >> 软件 系列:ISE® 设计套件 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| EF-ISE-SYSTEM-FL | 功能描述:ISE DESIGN SYST FLOATING LICENSE RoHS:是 类别:编程器，开发系统 >> 软件 系列:ISE® 设计套件 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| EF-ISE-SYSTEM-NL | 功能描述:SOFTWARE ISE SYS EDITION RoHS:是 类别:编程器，开发系统 >> 软件 系列:ISE® 设计套件 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
| EFJ02-001M | 制造商:Black Box Corporation 功能描述:TOSLINK TO MINI PLUG PATCH COR |
| EFJ04-001M | 制造商:Black Box Corporation 功能描述:PREMIUM GRADE DIGITAL OPTICAL CABLE 1 METER |
发布紧急采购，3分钟左右您将得到回复。