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参数资料
| 型号： | EP1SGX25DF1020C6ES |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, PBGA1020 |
| 封装： | 33 X 33 MM, 1 MM PITCH, FBGA-1020 |
| 文件页数： | 120/279页 |
| 文件大小： | 3671K |
| 代理商： | EP1SGX25DF1020C6ES |
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6–4
Altera Corporation
Stratix GX Device Handbook, Volume 1
August 2005
Operating Conditions
Refclkb
Dedicated transceiver
clock termination
Commercial and industrial, 100-
Ω setting
103
108
113
Ω
Commercial and industrial, 120-
Ω setting
120
128
134
Ω
Commercial and industrial, 150-
Ω setting
149
158
167
Ω
Notes to Tables 6–1 through 6–6:
(1)
(2)
Conditions beyond those listed in Table 6–1 may cause permanent damage to a device. Additionally, device
operation at the absolute maximum ratings for extended periods of time may have adverse affects on the device.
(3)
Minimum DC input is –0.5 V. During transitions, the inputs may undershoot to –0.5 V or overshoot to 4.6 V for
input currents less than 100 mA and periods shorter than 20 ns. (The information in this note does not include the
transceiver pins. See note 13 for information about the transient voltage on the transceiver pins.)
(4)
Maximum VCC rise time is 100 ms, and VCC must rise monotonically.
(5)
VCCIO maximum and minimum conditions for LVPECL, LVDS, and 3.3-V PCML are shown in parentheses.
(6)
All pins, including dedicated inputs, clock, I/O, and JTAG pins, may be driven before VCCINT and VCCIO are
powered.
(7)
Typical values are for TA = 25° C, VCCINT = 1.5 V, and VCCIO = 1.5 V, 1.8 V, 2.5 V, and 3.3 V.
(8)
This value is specified for normal device operation. The value may vary during power-up. This applies for all VCCIO
settings (3.3, 2.5, 1.8, and 1.5 V).
(9)
Pin pull-up resistance values decrease if an external source drives the pin higher than VCCIO.
(10) The device can tolerate prolonged operation at this absolute maximum, as long as the maximum specification is
not violated.
(11) Each useable quad requires its own RREF resistor path to ground. For example, the “D” in the EP1SGX25DC1020
device code means it has two useable quad so two different RREF pins must be connected to a RREF resistor each to
ground. The DC signal on the RREF pin must be as clean as possible. Ensure that no noise is coupled to this pin.
(12) The Stratix GX device’s recommended operating conditions do not include the transceiver. Refer to Tables 6–4 to
(13) Minimum DC input to the transceiver pins is –0.5 V. During transitions, the transceiver pins may undershoot to
–0.5 V or overshoot to 3.5 V for input currents less than 100 mA and periods shorter than 20 ns.
Table 6–7. Stratix GX Transceiver Block AC Specification (Part 1 of 7)
Symbol /
Description
Conditions
-5 Commercial
Speed Grade (1)
-6 Commercial &
Industrial Speed
Grade
-7 Commercial &
Industrial Speed
Grade
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Power per
quadrant
(PCS +
PMA)
3.125 Gbps, 400-
mV Vod
0 pre-emphasis
450
mW
Table 6–6. Stratix GX Transceiver Block On-Chip Termination (Part 2 of 2)
Symbol
Parameter
Conditions
Min
Typ
Max
Units
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| EP1SGX25DF1020C7N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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