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参数资料
| 型号： | EP1SGX25DF1020C6ES |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, PBGA1020 |
| 封装： | 33 X 33 MM, 1 MM PITCH, FBGA-1020 |
| 文件页数： | 227/279页 |
| 文件大小： | 3671K |
| 代理商： | EP1SGX25DF1020C6ES |
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Altera Corporation
3–1
August 2005
3. Source-Synchronous
Signaling With DPA
Introduction
Expansion in the telecommunications market and growth in Internet use
requires systems to move more data faster than ever. To meet this
demand, rely on solutions such as differential signaling and emerging
high-speed interface standards including RapidIO, POS-PHY 4, SFI-4, or
XSBI.
These new protocols support differential data rates up to 1 Gbps and
higher. At these high data rates, it becomes more challenging to manage
the skew between the clock and data signals. One solution to this
challenge is to use CDR to eliminate skew between data channels and
clock signals. Another potential solution, DPA, is beginning to be
incorporated into some of these protocols.
The source-synchronous high-speed interface in Stratix GX devices is a
dedicated circuit embedded into the PLD allowing for high-speed
communications. The High-Speed Source-Synchronous Differential I/O
Interfaces in Stratix GX Devices chapter of the Stratix GX Device Handbook,
Volume 2 provides information on the high-speed I/O standard features
and functions of the Stratix GX device.
Stratix GX I/O Banks
Stratix GX devices contain 17 I/O banks. I/O banks one and two support
high-speed LVDS, LVPECL, and 3.3-V PCML inputs and outputs. These
two banks also incorporate an embedded dynamic phase aligner within
the source-synchronous interface (see Figure 3–8 on page 3–10). The
dynamic phase aligner corrects for the phase difference between the clock
and data lines caused by skew. The dynamic phase aligner operates
automatically and continuously without requiring a fixed training
pattern, and allows the source-synchronous circuitry to capture data
correctly regardless of the channel-to-clock skew.
Principles of SERDES Operation
Stratix GX devices support source-synchronous differential signaling up
to 1 Gbps in DPA mode, and up to 840 Mbps in non-DPA mode. Serial
data is transmitted and received along with a low-frequency clock. The
PLL can multiply the incoming low-frequency clock by a factor of 1 to 10.
The SERDES factor J can be 8 or 10 for the DPA mode, or 4, 7, 8, or 10 for
all other modes. The SERDES factor does not have to equal the clock
SGX51003-1.1
相关PDF资料 |
PDF描述 |
|---|---|
| EP1SGX25DF1020C7ES | FPGA, PBGA1020 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| EP1SGX25DF1020C7N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1SGX25DF672C5 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1SGX25DF672C5N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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