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参数资料
| 型号： | EP1SGX25DF1020C6ES |
| 厂商： | ALTERA CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, PBGA1020 |
| 封装： | 33 X 33 MM, 1 MM PITCH, FBGA-1020 |
| 文件页数： | 66/279页 |
| 文件大小： | 3671K |
| 代理商： | EP1SGX25DF1020C6ES |
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4–92
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
PLLs & Clock Networks
The
areset signals are reset/resynchronization inputs for each PLL. The
areset
signal should be asserted every time the PLL loses lock to
guarantee correct phase relationship between the PLL output clocks.
Users should include the areset signal in designs if any of the following
conditions are true:
■
PLL Reconfiguration or Clock switchover enables in the design.
■
Phase relationships between output clocks need to be maintained
after a loss of lock condition
The device input pins or logic elements (LEs) can drive these input
signals. When driven high, the PLL counters resets, clearing the PLL
output and placing the PLL out of lock. The VCO sets back to its nominal
setting (~700 MHz). When driven low again, the PLL resynchronizes to
its input as it relocks. If the target VCO frequency is below this nominal
frequency, then the output frequency starts at a higher value than desired
as the PLL locks. If the system cannot tolerate this, the
clkena signal can
disable the output clocks until the PLL locks.
The
pfdena signals control the phase frequency detector (PFD) output
with a programmable gate. If you disable the PFD, the VCO operates at
its last set value of control voltage and frequency with some long-term
drift to a lower frequency. The system continues running when the PLL
goes out of lock or the input clock is disabled. By maintaining the last
locked frequency, the system has time to store its current settings before
shutting down. You can either use your own control signal or a
clkloss
status signal to trigger
pfdena.
The
clkena signals control the enhanced PLL regional and global
outputs. Each regional and global output port has its own
clkena signal.
The
clkena signals synchronously disable or enable the clock at the PLL
output port by gating the outputs of the g and l counters. The
clkena
signals are registered on the falling edge of the counter output clock to
enable or disable the clock without glitches. Figure 4–56 shows the
waveform example for a PLL clock port enable. The PLL can remain
locked independent of the
clkena signals since the loop-related counters
are not affected. This feature is useful for applications that require a low
power or sleep mode. Upon re-enabling, the PLL does not need a
resynchronization or relock period. The
clkena signal can also disable
clock outputs if the system is not tolerant to frequency overshoot during
resynchronization.
The
extclkena signals work in the same way as the clkena signals, but
they control the external clock output counters (e0, e1, e2, and e3). Upon
re-enabling, the PLL does not need a resynchronization or relock period
相关PDF资料 |
PDF描述 |
|---|---|
| EP1SGX25DF1020C7ES | FPGA, PBGA1020 |
| EP1SGX25DF1020I5ES | FPGA, PBGA1020 |
| EP1SGX25DF1020I5N | FPGA, PBGA1020 |
| EP1SGX25DF1020I6ES | FPGA, PBGA1020 |
| EP1SGX25DF1020I6N | FPGA, PBGA1020 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| EP1SGX25DF1020C7 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1SGX25DF1020C7N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1SGX25DF672C5 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1SGX25DF672C5N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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