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参数资料
型号： EP1SGX25DF1020C6ES
厂商： ALTERA CORP
元件分类： FPGA
英文描述： FPGA, PBGA1020
封装： 33 X 33 MM, 1 MM PITCH, FBGA-1020
文件页数： 188/279页
文件大小： 3671K
代理商： EP1SGX25DF1020C6ES
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6–66
Altera Corporation
Stratix GX Device Handbook, Volume 1
August 2005
High-Speed I/O Specification
tLSKEW
Clock skew between two external clock
outputs driven by the same counter
±50
ps
tSKEW
Clock skew between two external clock
outputs driven by the different counters
with the same settings
±75
ps
fSS
Spread spectrum modulation frequency
30
150
kHz
% spread
Percentage spread for spread
spectrum frequency (9)
0.5
0.6
%
tARESET
Minimum pulse width on areset
signal
10
ns
Notes to Tables 6–88 through 6–90:
(1)
The minimum input clock frequency to the PFD (fIN/N) must be at least 3 MHz for Stratix device enhanced PLLs.
(2)
See “Maximum Input & Output Clock Rates” on page 6–54.
(3)
tFCOMP can also equal 50% of the input clock period multiplied by the pre-scale divider n (whichever is less).
(4)
This parameter is timing analyzed by the Quartus II software because the scanclk and scandata ports can be
driven by the logic array.
(5)
Actual jitter performance may vary based on the system configuration.
(6)
Total required time to reconfigure and lock is equal to tDLOCK + tCONFIG. If only post-scale counters and delays are
changed, then tDLOCK is equal to 0.
(7)
The VCO range is limited to 500 to 800 MHz when the spread spectrum feature is selected.
(8)
Lock time is a function of PLL configuration and may be significantly faster depending on bandwidth settings or
feedback counter change increment.
(9)
Exact, user-controllable value depends on the PLL settings.
(10) The LOCK circuit on Stratix PLLs does not work for industrial devices below -20C unless the PFD frequency > 200
MHz. See the Stratix FPGA Errata Sheet for more information on the PLL.
Table 6–90. Enhanced PLL Specifications for -7 Speed Grade (Part 3 of 3)
Symbol
Parameter
Min
Typ
Max
Unit
相关PDF资料
PDF描述
EP1SGX25DF1020C7ES FPGA, PBGA1020
EP1SGX25DF1020I5ES FPGA, PBGA1020
EP1SGX25DF1020I5N FPGA, PBGA1020
EP1SGX25DF1020I6ES FPGA, PBGA1020
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参数描述
EP1SGX25DF1020C6N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF1020C7 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF1020C7N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF672C5 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF672C5N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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