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参数资料
型号： EP1SGX25DF1020C6ES
厂商： ALTERA CORP
元件分类： FPGA
英文描述： FPGA, PBGA1020
封装： 33 X 33 MM, 1 MM PITCH, FBGA-1020
文件页数： 228/279页
文件大小： 3671K
代理商： EP1SGX25DF1020C6ES
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3–2
Altera Corporation
Stratix GX Device Handbook, Volume 1
August 2005
Introduction
multiplication value. The
×1 and ×2 operation is also possible by
bypassing the SERDES. The SERDES DPA cannot support
×1, ×2, or ×4
natively.
On the receiver side, the high-frequency clock generated by the PLL shifts
the serial data through a shift register (also called deserializer). The
parallel data is clocked out to the logic array synchronized with the low-
frequency clock. On the transmitter side, the parallel data from the logic
array is first clocked into a parallel-in, serial-out shift register
synchronized with the low-frequency clock and then transmitted out by
the output buffers.
There are two dedicated fast PLLs each in EP1SGX10 to EP1SGX25
devices, and four in EP1SGX40 devices. These PLLs are used for the
SERDES operations as well as general-purpose use.
Stratix GX Differential I/O Receiver Operation (Non-DPA Mode)
You can configure any of the Stratix GX source synchronous differential
input channels as a receiver channel (see Figure 3–1). The differential
receiver deserializes the incoming high-speed data. The input shift
register continuously clocks the incoming data on the negative transition
of the high-frequency clock generated by the PLL clock (
×W).
The data in the serial shift register is shifted into a parallel register by the
RXLOADEN signal generated by the fast PLL counter circuitry on the third
falling edge of the high-frequency clock. However, you can select which
falling edge of the high frequency clock loads the data into the parallel
register, using the data-realignment circuit.
In normal mode, the enable signal
RXLOADEN loads the parallel data into
the next parallel register on the second rising edge of the low-frequency
clock. You can also load data to the parallel register through the
TXLOADEN signal when using the data-realignment circuit.
Figure 3–1 shows the block diagram of a single SERDES receiver channel.
Figure 3–2 shows the timing relationship between the data and clocks in
Stratix GX devices in
×10 mode. W is the low-frequency multiplier and J
is the data parallelization division factor.
相关PDF资料
PDF描述
EP1SGX25DF1020C7ES FPGA, PBGA1020
EP1SGX25DF1020I5ES FPGA, PBGA1020
EP1SGX25DF1020I5N FPGA, PBGA1020
EP1SGX25DF1020I6ES FPGA, PBGA1020
EP1SGX25DF1020I6N FPGA, PBGA1020
相关代理商/技术参数
参数描述
EP1SGX25DF1020C6N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF1020C7 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF1020C7N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF672C5 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
EP1SGX25DF672C5N 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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