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参数资料
| 型号： | EPF10K200S |
| 英文描述： | Programmable Logic |
| 中文描述： | 可编程逻辑 |
| 文件页数： | 96/138页 |
| 文件大小： | 2116K |
| 代理商： | EPF10K200S |
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60
Altera Corporation
FLEX 10K Embedded Programmable Logic Family Data Sheet
Table 36. Interconnect Timing Microparameters
Symbol
Parameter
Conditions
tSAMELAB
Routing delay for an LE driving another LE in the same LAB
tSAMEROW
Routing delay for a row IOE, LE, or EAB driving a row IOE, LE, or EAB in the
same row
tSAMECOLUMN
Routing delay for an LE driving an IOE in the same column
tDIFFROW
Routing delay for a column IOE, LE, or EAB driving an LE or EAB in a different
row
tTWOROWS
Routing delay for a row IOE or EAB driving an LE or EAB in a different row
tLEPERIPH
Routing delay for an LE driving a control signal of an IOE via the peripheral
control bus
tLABCARRY
Routing delay for the carry-out signal of an LE driving the carry-in signal of a
different LE in a different LAB
tLABCASC
Routing delay for the cascade-out signal of an LE driving the cascade-in
signal of a different LE in a different LAB
tDIN2IOE
Delay from dedicated input pin to IOE control input
tDIN2LE
Delay from dedicated input pin to LE or EAB control input
tDCLK2IOE
Delay from dedicated clock pin to IOE clock
tDCLK2LE
Delay from dedicated clock pin to LE or EAB clock
tDIN2DATA
Delay from dedicated input or clock to LE or EAB data
Table 37. External Reference Timing Parameters
Symbol
Parameter
Conditions
tDRR
Register-to-register delay via four LEs, three row interconnects, and four local
interconnects
Table 38. External Timing Parameters
Symbol
Parameter
Conditions
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
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PDF描述 |
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| EPF10K200SBC356-2X | 功能描述:FPGA - 现场可编程门阵列 FPGA - Flex 10K 1248 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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