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参数资料
| 型号： | HY5PS1G821M |
| 厂商： | Hynix Semiconductor Inc. |
| 英文描述： | 1Gb DDR2 SDRAM(DDP) |
| 中文描述： | 1G DDR2内存（铂） |
| 文件页数： | 42/79页 |
| 文件大小： | 1109K |
| 代理商： | HY5PS1G821M |
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Rev. 0.2 / Oct. 2005
42
1
HY5PS12421(L)M
HY5PS12821(L)M
Burst Write followed by Precharge
Minium Write to Precharge Command spacing to the same bank = WL + BL/2 clks + tWR
For write cycles, a delay must be satisfied from the completion of the last burst write cycle until the Precharge
Command can be issued. This delay is known as a write recovery time (tWR) referenced from the completion
of the burst write to the precharge command. No Precharge command should be issued prior to the tWR delay.
Example 1: Burst Write followed by Precharge: WL = (RL-1) =3
T0
T2
T1
Example 2: Burst Write followed by Precharge: WL = (RL-1) = 4
T0
T2
T1
CMD
NOP
NOP
NOP
NOP
NOP
NOP
DQs
NOP
CK/CK
T3
T4
T5
T6
T7
T 8
DIN A
0
DIN A
1
DIN A
2
DIN A
3
WRITE A
Posted CAS
WL = 3
DQS/DQS
> =
WR
Precharge A
Completion of the Burst Write
CMD
NOP
NOP
NOP
NOP
NOP
NOP
DQs
NOP
CK/CK
T3
T4
T5
T6
T7
T 9
DIN A
0
DIN A
1
DIN A
2
DIN A
3
WRITE A
Posted CAS
WL = 4
DQS/DQS
> = t
WR
Precharge A
Completion of the Burst Write
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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