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参数资料
| 型号： | HY5R256HC |
| 英文描述： | -|2.5V|8K|40|Direct RDRAM - 256M |
| 中文描述： | - |为2.5V | 8K的| 40 |直接RDRAM的- 256M |
| 文件页数： | 11/64页 |
| 文件大小： | 4542K |
| 代理商： | HY5R256HC |
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Rev.0.9 / Dec.2000
11
Direct RDRAM
256/288-Mbit (512Kx16/18x32s) Preliminary
Figure 5: Mapping Between COLM Packet and D Packet for WR Command
CTM/CFM
COL4
COL3
COL2
COL1
COL0
T
17
T
18
T
19
T
20
MA7 MA5 MA3 MA1
M=1 MA6 MA4 MA2 MA0
MB7 MB4 MB1
MB6 MB3 MB0
MB5 MB2
CTM/CFM
DQA8..0
DQB8..0
COL4
..COL0
ROW2
..ROW0
T
0
T
4
T
8
T
12
T
1
T
5
T
9
T
13
T
2
T
6
T
10
T
14
T
3
T
7
T
11
T
15
T
16
T
20
T
24
T
28
T
17
T
21
T
25
T
29
T
18
T
22
T
26
T
30
T
19
T
23
T
27
T
31
T
32
T
36
T
40
T
44
T
33
T
37
T
41
T
45
T
34
T
38
T
42
T
46
T
35
T
39
T
43
T
47
MSK (a1)
retire (a1)
WR a1
D (a1)
ACT b0
ACT a0
Transaction a: WR
a0 = {Da,Ba,Ra}
a1 = {Da,Ba,Ca1}
a3 = {Da,Ba}
t
RTR
T
19
T
20
T
21
T
22
CTM/CFM
DQB8
DQB7
DQB1
DQB0
DB71
DB8
DB17 DB26 DB35 DB45 DB53 DB62
DB7
DB16 DB25 DB34 DB44 DB52 DB61 DB70
DB1
DB10 DB19 DB28 DB37 DB46 DB55 DB64
DB0
DB9
DB18 DB27 DB36 DB45 DB54 DB63
COLM Packet
PRER a2
DQA8
DQA7
DQA1
DQA0
D Packet
MB0
DA71
DA8
DA17 DA26 DA35 DA45 DA53 DA62
DA7
DA16 DA25 DA34 DA44 DA52 DA61 DA70
DA1
DA10 DA19 DA28 DA37 DA46 DA55 DA64
DA0
DA9
DA18 DA27 DA36 DA45 DA54 DA63
MA0
MB1
MA1
MB2
MA2
MB3
MA3
MB4
MA4
MB5
MA5
MB6
MA6
MB7
MA7
t
CWD
Each bit of the MB7..MB0 field
controls writing (=1) or no writing
(=0) of the indicated DB bits when
the M bit of the COLM packet is one.
Each bit of the MA7..MA0 field
controls writing (=1) or no writing
(=0) of the indicated DA bits when
the M bit of the COLM packet is one.
When M=1, the MA and MB
fields control writing of
individual data bytes.
When M=0, all data bytes are
written unconditionally.
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PDF描述 |
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