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参数资料
| 型号： | HYS72T256300EP-3.7-C |
| 厂商： | QIMONDA AG |
| 元件分类： | DRAM |
| 英文描述： | 256M X 72 DDR DRAM MODULE, 0.5 ns, DMA240 |
| 封装： | GREEN, RDIMM-240 |
| 文件页数： | 18/41页 |
| 文件大小： | 2780K |
| 代理商： | HYS72T256300EP-3.7-C |
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HYS72T256300EP–[25F/2.5/3/3S/3.7]–C
Registerd DDR2 SDRAM Module
Internet Data Sheet
Rev. 1.0, 2007-07
25
07312007-34WH-CYDW
TABLE 16
DRAM Component Timing Parameter by Speed Grade - DDR2–533
Parameter
Symbol
DDR2–533
Unit
Notes1)2)3)4)
5)6)7)
Min.
Max.
DQ output access time from CK / CK
t
AC
–500
+500
ps
CAS A to CAS B command period
t
CCD
2—
t
CK
CK, CK high-level width
t
CH
0.45
0.55
t
CK
CKE minimum high and low pulse width
t
CKE
3—
t
CK
CK, CK low-level width
t
CL
0.45
0.55
t
CK
Auto-Precharge write recovery + precharge
time
t
DAL
WR +
t
RP
—
t
CK
Minimum time clocks remain ON after CKE
asynchronously drops LOW
t
DELAY
t
IS + tCK + tIH
––
ns
9)
DQ and DM input hold time (differential data
strobe)
t
DH(base)
225
––
ps
10)
DQ and DM input hold time (single ended data
strobe)
t
DH1(base)
–25
—
ps
DQ and DM input pulse width (each input)
t
DIPW
0.35
—
t
CK
DQS output access time from CK / CK
t
DQSCK
–450
+450
ps
DQS input low (high) pulse width (write cycle)
t
DQSL,H
0.35
—
t
CK
DQS-DQ skew (for DQS & associated DQ
signals)
t
DQSQ
—300
ps
11)
Write command to 1st DQS latching transition
t
DQSS
– 0.25
+ 0.25
t
CK
DQ and DM input setup time (differential data
strobe)
t
DS(base)
100
—
ps
DQ and DM input setup time (single ended data
strobe)
t
DS1(base)
–25
—
ps
DQS falling edge hold time from CK (write
cycle)
t
DSH
0.2
—
t
CK
DQS falling edge to CK setup time (write cycle)
t
DSS
0.2
—
t
CK
Four Activate Window period
t
FAW
37.5
—
ns
Four Activate Window period
t
FAW
50
—
ns
Clock half period
t
HP
MIN. (
t
CL, tCH)
12)
Data-out high-impedance time from CK / CK
t
HZ
—
t
AC.MAX
ps
13)
Address and control input hold time
t
IH(base)
375
—
ps
Address and control input pulse width
(each input)
t
IPW
0.6
—
t
CK
Address and control input setup time
t
IS(base)
250
—
ps
DQ low-impedance time from CK / CK
t
LZ(DQ)
2
× t
AC.MIN
t
AC.MAX
ps
DQS low-impedance from CK / CK
t
LZ(DQS)
t
AC.MIN
t
AC.MAX
ps
MRS command to ODT update delay
t
MOD
012
ns
Mode register set command cycle time
t
MRD
2—
t
CK
OCD drive mode output delay
t
OIT
012
ns
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PDF描述 |
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| HZ24H2 | 24.15 V, 0.5 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-35 |
| HZ5HC2 | 5.1 V, 0.5 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-35 |
| HZ7HB3 | 7.15 V, 0.5 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, DO-35 |
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