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参数资料
| 型号： | ICS93727YFLF-T |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 10 INVERTED OUTPUT(S), PDSO48 |
| 封装： | 0.300 INCH, SSOP-48 |
| 文件页数： | 5/9页 |
| 文件大小： | 109K |
| 代理商： | ICS93727YFLF-T |
5
ICS93727
Preliminary Product Preview
0711B—10/10/02
Table 1: Step Advance Skew Programming
Bit7
Bit5
CSP1
CSP0
0000
0
0001
-200
-250
-350
0010
-400
-500
-700
0011
-600
-750
-1050
0100
-800
-1000
-1400
0101
-1000
-1250
-1750
0110
-1200
-1500
-2100
0111
-1400
-1750
-2450
1000
-1600
-2000
-2800
1001
-1800
-2250
-3150
1010
-2000
-2500
-3500
1011
(reserved)
1100
(reserved)
1101
(reserved)
1110
(reserved)
1111
(reserved)
BYTE 3
Bit6
Bit4
BIT
RSTEP =1K
RSTEP =2K
RSTEP =3K
Fix DELAY Programming - DDR vs CLK_IN
-1000
-800
-600
-400
-200
0
200
400
600
800
1000
12
34
56
RFIX (K
)
D
e
lay(
p
s
)
advancing DDR outputs
delaying DDR outputs
Table 2: Step Delay Skew Programming
Bit7/3
Bit5/1
CSP1
CSP0
0000
0
0001
200
250
350
0010
400
500
700
0011
600
750
1050
0100
800
1000
1400
0101
1000
1250
1750
0110
1200
1500
2100
0111
1400
1750
2450
1000
1600
2000
2800
1001
1800
2250
3150
1010
2000
2500
3500
1011
(reserved)
1100
(reserved)
1101
(reserved)
1110
(reserved)
1111
(reserved)
BIT
BYTE 3
BYTE 4
RSTEP =1K
RSTEP =2K
RSTEP =3K
Bit6/2
Bit4/0
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PDF描述 |
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