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参数资料
| 型号： | ICS93727YFLF-T |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 10 INVERTED OUTPUT(S), PDSO48 |
| 封装： | 0.300 INCH, SSOP-48 |
| 文件页数： | 7/9页 |
| 文件大小： | 109K |
| 代理商： | ICS93727YFLF-T |
7
ICS93727
Preliminary Product Preview
0711B—10/10/02
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Operating Clock
Frequency
1
freqop
66
170
MHz
Input Clock Duty Cycle
1
dtin
40
60
%
Clock Stabilization
1
tSTAB
from VDD = 2.5V to 1% target frequency
100
s
TA = 0 - 70°C; Supply Voltage AVDD, VDD = 2.5 V +/-0.2V (unless otherwise stated)
Timing Requirements
1. Guaranteed by design, not 100% tested in production.
Switching Characteristics
TA = 0 - 70°C; Supply Voltage VDD = 2.5 V +/-0.2V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
66 MHz
120
100 / 125 / 133 / 167 MHz
75
66 MHz
50
110
100 / 125 / 133 / 167 MHz
35
65
Phase Error
1
tpe
Output to output Skew
1
Tskew
Low-to-high level
Propagation Delay Time,
Bypass Mode
1
tPLH
CLK_IN to any output, Load = 120
12pF
44.5
6
ns
Duty Cycle (differential)
1,3
DC
no loads, 66 MHz to 167 MHz
49
50
51
%
Rise Time, Fall Time
1
tR, tF
Single-ended 20 - 80 %;
Load = 120
+
12 pF
450
550
950
ps
1. Guaranteed by design, not 100% tested in production.
2. Refers to transistion on non-inverting period.
3. While the pulse skew is almost constant over frequency, the duty cycle error increases at higher frequencies.
This is due to the formula: duty cycle = twH / tC, where the cycle time (tC) decreases as the frequency increases.
See programmable information
Absolute Jitter
1
tjabs
ps
Cycle to cycle Jitter
1,2
tc-c
ps
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PDF描述 |
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