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参数资料
| 型号： | IDT70V5388S133BC8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 20/29页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 133MHZ 256BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 四端口，同步 |
| 存储容量： | 1.125M（64K x 18） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V5388S133BC8 |
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IDT70V5388/78
3.3V 64/32K x 18 Synchronous FourPort? Static RAM
Timing Waveform of Counter Interrupt (1,3)
t CYC2
Industrial and Commercial Temperature Ranges
CLK
t CH2
t CL2
EXTERNAL
ADDRESS
MKLD
CNTLD
CNTINC
007Fh
t SMLD
xx7Dh
t HMLD
t SCLD
t HCLD
t SCINC
t HCINC
COUNTER
INTERNAL
A n
xx7Dh
xx7Eh
xx7Fh
xx00h
xx00h
ADDRESS
,
(2)
t SCINT
t RCINT
CNTINT
5649 drw 19
Timing Waveform of Mailbox Interrupt Timing (4,6)
t CYC2
t CH2
t CL2
CLK P1
t SA t HA
PORT-1
ADDRESS
INT P2
(7)
FFFE
(5)
t SINT
A n
A n+1
t RINT
A n+2
A n+3
t CYC2
t CH2
t CL2
CLK P2
t SA t HA
PORT-2
ADDRESS
A m
A m+1
FFFE
(5)
A m+3
A m+4
,
5649 drw 20
NOTES:
1. CE 0, OE , LB and UB = V IL ; CE 1, R/ W , CNTRST , MRST , CNTRD and MKRD = V IH.
2. CNTINT is always driven.
3. CNTINT goes LOW as the counter address increments (via CNTINC = V IL ) past the maximum value programmed into the mask register and 'wraps around' to xx00h
CNTINT stays LOW for one cycle, then resets. In this example, the mask register was programmed at xx7Fh ('x' indicates "Don't Care"). The Counter Mask Register
operations are detailed on page 24.
4.
CNTRST , MRST , CNTRD CNTINC , MKRD and MKLD = V IH . The mailbox interrupt circuitry relies on the state of the chip enables, the read/write signal, and the
address location to generate or clear interrupts as appropriate - other control signals such as OE , LB and UB are "Don't Care". Please refer to Truth Table III (page
22) for further explanation.
5. Address FFFEh is the mailbox location for Port 2 of IDT70V5388. Refer to Truth Table III for mailbox location of other Ports (page 22).
6. Port 1 is configured for a write operation (setting the interrupt) in this example, and Port 2 is configured for a read operation (clearing the interrupt). Ports 1 and 2 are
used for an example: any port can set an interrupt to any other port per the operations in Truth Table III (page 22).
7. The interrupt flag is always set with respect to the rising edge of the writing port's clock, and cleared with respect to the rising edge of the reading port's clock.
20
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