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参数资料
| 型号： | IDT71V632ZS5PFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 2MBIT 5NS 100TQFP |
| 标准包装： | 72 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 |
| 存储容量： | 2M（64K x 32） |
| 速度： | 5ns |
| 接口： | 并联 |
| 电源电压： | 3.135 V ~ 3.63 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x20） |
| 包装： | 托盘 |
t CYC
CLK
ADSP
ADSC
t SS
t HS
t SA
t HA
t CH
t CL
ADDRESS
Ax
Ay
BWE is ignored when ADSP initiates burs t
Az
t HW
t SW
GW
CE , CS 1
(Note 3)
t SC
t HC
ADV
OE
t SAV
(ADV suspends burst)
t HAV
t SD
tHD
DATA IN
I1(Ax)
I1(Ay)
I2(Ay)
I2(Ay)
I3(Ay)
I4(Ay)
I1(Az)
I2(Az)
I3(Az)
t OHZ
DATA OUT
O3(Aw)
O4(Aw)
Burst Read
Single
Write
Burst Write
Burst Write
3619 drw 08
NOTES:
1. ZZ input is LOW, BWE is HIGH, and LBO is Don’t Care for this cycle.
2. O4(Aw) represents the final output data in the burst sequence of the base address Aw. I1(Ax) represents the first input from the external address Ax. I1(Ay) represents the first input from the external address
Ay; I2(Ay) represents the next input data in the burst sequence of the base address Ay, etc. where A0 and A1 are advancing for the four word burst in the sequence defined by the state of the LBO input.
In the case of input I2(Ay) this data is valid for two cycles because ADV is high and has suspended the burst.
3. CS 0 timing transitions are identical but inverted to the CE and CS 1 signals. For example, when CE and CS 1 are LOW on this waveform, CS 0 is HIGH.
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PDF描述 |
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参数描述 |
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