参数资料
型号: IDT71V65903S80B
厂商: INTEGRATED DEVICE TECHNOLOGY INC
元件分类: SRAM
英文描述: 512K X 18 ZBT SRAM, 8 ns, PBGA119
封装: 14 X 22 MM, PLASTIC, MS-026AA, BGA-119
文件页数: 13/26页
文件大小: 972K
代理商: IDT71V65903S80B
6.42
20
IDT71V65703, IDT71V65903, 256K x 36, 512K x 18, 3.3V Synchronous ZBT SRAMs with
3.3V I/O, Burst Counter, and Flow-Through Outputs
Commercial and Industrial Temperature Ranges
Timing Waveform of CEN Operation(1,2,3,4)
NOTES:
1.
Q
(A
1)
represents
the
first
output
from
the
external
address
A
1.
D
(A
2)
represents
the
input
data
to
the
SRAM
corresponding
to
address
A
2.
2.
CE
2timing
transitions
are
identical
but
inverted
to
the
CE
1and
CE
2
signals.
For
example,
when
CE
1and
CE
2are
LOW
on
this
waveform,
CE
2is
HIGH.
3.
CEN
when
sampled
high
on
the
rising
edge
of
clock
will
block
that
L-H
transition
of
the
clock
from
propogating
into
the
SRAM.
The
part
will
behave
as
if
the
L-H
clock
transition
did
not
occur.
All
internal
registers
in
the
SRAM
will
retain
their
previous
state.
4.
Individual
Byte
Write
signals
(
BW
x)
must
be
valid
on
all
write
and
burst-write
cycles.
A
write
cycle
is
initiated
when
R/
W
signal
is
sampled
LOW.
The
byte
write
information
comes
in
one
cycle
before
the
actual
data
is
presented
to
the
SRAM.
tH
E
tS
E
R
/W
A
1
A
2
C
L
K
C
E
N
A
D
V
/L
D
A
D
R
E
S
C
E
1
,
C
E
2
(2
)
B
W
1
-
B
W
4
O
E
D
A
T
A
O
U
T
Q
(A
1
)
tC
D
C
Q
(A
3)
tC
D
tC
LZ
Q
(A
1
)
Q
(A
4
)
tC
D
tC
D
C
tC
H
Z
D
(A
2
)
tS
D
tH
D
tC
H
tC
L
tC
Y
C
tH
C
tS
C
A
4
A
5
tH
A
D
V
tS
A
D
V
tH
W
tS
W
tH
A
tS
A
3
tH
B
tS
B
D
A
T
A
IN
52
9
8
dr
w
09
B
(A
2
)
,
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