参数资料
型号: IDT72V265LA10PFI
厂商: Integrated Device Technology, Inc.
英文描述: 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
中文描述: 3.3伏的CMOS SuperSync先进先出8192 × 18 16,384 × 18
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代理商: IDT72V265LA10PFI
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IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
NOTES:
1. Retransmit setup is complete after
EF returns HIGH, only then can a read operation begin.
2.
OE = LOW.
3. W1 = first word written to the FIFO after Master Reset, W2 = second word written to the FIFO after Master Reset.
4. No more than D –2 may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
FF will be HIGH throughout the Retransmit setup procedure.
D = 8,192 for IDT72V255LA and 16,384 for IDT72V265LA.
5.
EF goes HIGH at 60 ns + 1 RCLK cycle + tREF.
Figure 11. Retransmit Timing (IDT Standard Mode)
tREF
tENH
4672 drw 14
tA
tENS
Wx
WCLK
RCLK
REN
RT
EF
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
W1
tHF
tPAE
tREF
Wx+1
2
W2
tENH
WEN
tENS
tENH
(3)
tA
(3)
(5)
tRTS
tPAF
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PDF描述
IDT72V265LA10TFI 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
IDT72V265LA20PFI Bus buffer/line driver; 3-state - Description: Dual Bus Buffer/Line driver 3-state ; Logic switching levels: CMOS ; Number of pins: 8 ; Output drive capability: +/- 8 mA ; Power dissipation considerations: Low Power or Battery Applications ; Propagation delay: 3.4@5V ns; Voltage: 2.0-5.5 V
IDT72V265LA20TFI 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
IDT72V271LA10TF 3.3 VOLT CMOS SuperSync FIFO
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参数描述
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