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参数资料
| 型号： | IDT72V265LA10PFI |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
| 中文描述： | 3.3伏的CMOS SuperSync先进先出8192 × 18 16,384 × 18 |
| 文件页数： | 15/27页 |
| 文件大小： | 439K |
| 代理商： | IDT72V265LA10PFI |
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IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO depth.
In IDT Standard mode: D = 8,192 for the IDT72V255LA and 16,384 for the IDT72V265LA.
In FWFT mode: D = 8,193 for the IDT72V255LA and 16,385 for the IDT72V265LA.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAF). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
Figure 16. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
t ENH
WEN
PAF
RCLK
(3)
REN
4672 drw 19
t ENS
t ENH
t ENS
D - (m+1) words in FIFO(2)
tSKEW2
1
2
12
D-(m+1) words
in FIFO(2)
tPAF
D - m words in FIFO(2)
tPAF
t CLKH
tCLKL
RCLK
LD
REN
Q0 - Q15
tLDH
tLDS
tENS
DATA IN OUTPUT
REGISTER
PAE
OFFSET
PAF
OFFSET
tENH
4672 drw 18
t CLK
tA
tLDH
tENH
tCLKL
tCLKH
NOTE:
1.
OE = LOW
Figure 15. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
LD
WEN
D0 - D15
4672 drw 17
tLDS
tENS
PAE
OFFSET
PAF
OFFSET
tDS
tDH
tLDH
tENH
tCLK
tLDH
tENH
tDH
tCLKL
tCLKH
Figure 14. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
相关PDF资料 |
PDF描述 |
|---|---|
| IDT72V265LA10TFI | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
| IDT72V265LA20PFI | Bus buffer/line driver; 3-state - Description: Dual Bus Buffer/Line driver 3-state ; Logic switching levels: CMOS ; Number of pins: 8 ; Output drive capability: +/- 8 mA ; Power dissipation considerations: Low Power or Battery Applications ; Propagation delay: 3.4@5V ns; Voltage: 2.0-5.5 V |
| IDT72V265LA20TFI | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
| IDT72V271LA10TF | 3.3 VOLT CMOS SuperSync FIFO |
| IDT72V271LA15PF | 3.3 VOLT CMOS SuperSync FIFO |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IDT72V265LA10TF | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA10TF8 | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA10TFG | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:是 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA10TFG8 | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:是 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA15PF | 功能描述:IC FIFO SS 16384X18 15NS 64-TQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
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