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参数资料
| 型号： | IDT72V265LA10PFI |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
| 中文描述： | 3.3伏的CMOS SuperSync先进先出8192 × 18 16,384 × 18 |
| 文件页数： | 27/27页 |
| 文件大小： | 439K |
| 代理商： | IDT72V265LA10PFI |
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9
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
Figure 4. Programmable Flag Offset Programming Sequence
NOTES:
1. The programming method can only be selected at Master Reset.
2. Parallel reading of the offset registers is always permitted regardless of which programming method has been selected.
3. The programming sequence applies to both IDT Standard and FWFT modes.
Figure 3. Offset Register Location and Default Values
EMPTY OFFSET REGISTER
17
0
07FH if
LD is LOW at Master Reset,
3FFH if
LD is HIGH at Master Reset
FULL OFFSET REGISTER
17
0
DEFAULT VALUE
07FH if
LD is LOW at Master Reset,
3FFH if
LD is HIGH at Master Reset
12
IDT72V255LA
8,192 x 18 - BIT
4672 drw 06
EMPTY OFFSET REGISTER
17
0
07FH if
LD is LOW at Master Reset,
3FFH if
LD is HIGH at Master Reset
FULL OFFSET REGISTER
17
0
DEFAULT VALUE
07FH if
LD is LOW at Master Reset,
3FFH if
LD is HIGH at Master Reset
13
IDT72V265LA
16,384 x 18 - BIT
Selection
Parallel write to registers:
Empty Offset
Full Offset
Parallel read from registers:
Empty Offset
Full Offset
No Operation
Write Memory
Read Memory
No Operation
4672 drw 07
LD
0
X
1
0
WEN
0
1
0
X
1
REN
1
0
1
X
0
1
Serial shift into registers:
26 bits for the 72V255LA
28 bits for the 72V265LA
SEN
1
X
0
WCLK
X
RCLK
X
1 bit for each rising WCLK edge
Starting with Empty Offset (LSB)
Ending with Full Offset (MSB)
相关PDF资料 |
PDF描述 |
|---|---|
| IDT72V265LA10TFI | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
| IDT72V265LA20PFI | Bus buffer/line driver; 3-state - Description: Dual Bus Buffer/Line driver 3-state ; Logic switching levels: CMOS ; Number of pins: 8 ; Output drive capability: +/- 8 mA ; Power dissipation considerations: Low Power or Battery Applications ; Propagation delay: 3.4@5V ns; Voltage: 2.0-5.5 V |
| IDT72V265LA20TFI | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
| IDT72V271LA10TF | 3.3 VOLT CMOS SuperSync FIFO |
| IDT72V271LA15PF | 3.3 VOLT CMOS SuperSync FIFO |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IDT72V265LA10TF | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA10TF8 | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA10TFG | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:是 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA10TFG8 | 功能描述:IC FIFO SS 16384X18 10NS 64STQFP RoHS:是 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
| IDT72V265LA15PF | 功能描述:IC FIFO SS 16384X18 15NS 64-TQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K（16K x 18） 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP（14x14） 包装:托盘 其它名称:72271LA10PF |
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