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参数资料
| 型号： | IDT72V265LA10PFI |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
| 中文描述： | 3.3伏的CMOS SuperSync先进先出8192 × 18 16,384 × 18 |
| 文件页数： | 20/27页 |
| 文件大小： | 439K |
| 代理商： | IDT72V265LA10PFI |
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27
2001 Integrated Device Technology, Inc.
3.3 VOLT CMOS SuperSync FIFO
8,192 x 18
16,384 x 18
IDT72V255LA
IDT72V265LA
The IDT logo is a registered trademark and the SuperSync FIFO is a trademark of Integrated Device Technology, Inc.
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
ADDENDUM
DIFFERENCES BETWEEN THE IDT72V255LA/72V265LA AND IDT72V255L/72V265L
IDT has improved the performance of the IDT72V255/72V265 SuperSync FIFOs. The new versions are designated by the “LA” mark. The LA part
is pin-for-pin compatible with the original “L” version. Some difference exist between the two versions. The following table details these differences.
Item
NEW PART
OLD PART
Comments
IDT72V255LA
IDT72V255L
IDT72V265LA
IDT72V265L
Pin #3
DC (Don’t Care) - There is
FS (Frequency Select)
In the LA part this pin must be tied
no restriction on WCLK and
to either VCC or GND and must
RCLK. See note 1.
not toggle after reset.
First Word Latency
60ns(2) + tREF + 1 TRCLK(4)
tFWL
1 = 10*Tf
(3) + 2TRCLK(4)(ns)
First word latency in the LA part is
(IDT Standard Mode)
a fixed value, independent of the
frequency of RCLK or WCLK.
First Word Latency
60ns(2) + tREF + 2 TRCLK(4)
tFWL
2 = 10*Tf
(3) + 3TRCLK(4)(ns)
First word latency in the LA part is
(FWFT Mode)
a fixed value, independent of the
frequency of RCLK or WCLK.
Retransmit Latency
60ns(2) + tREF + 1 TRCLK(4)
tRTF
1 = 14*Tf
(3) + 3TRCLK(4)(ns)
Retransmit latency in the LA part is
(IDT Standard Mode)
a fixed value, independent of the
frequency of RCLK or WCLK.
Retransmit Latency
60ns(2) + tREF + 2 TRCLK(4)
tRTF
2 = 14*Tf
(3) + 4TRCLK(4)(ns)
Retransmit latency in the LA part is
(FWFT Mode)
a fixed value, independent of the
frequency of RCLK or WCLK.
ICC1
55mA
100mA
Active supply current
ICC2
20mA
10mA
Standby current
Typical ICC1(5)
10 + 1.1*fS + 0.02*CL*fS(mA)
Not Given
Typical ICC1 Current calculation
NOTES:
1. WCLK and RCLK can vary independently and can be stopped. There is no restriction on operating WCLK and RCLK.
2. This is tSKEW3.
3. Tf is the period of the ‘selected clock’.
4. TRCLK is the cycle period of the read clock.
5. Typical ICC1 is based on VCC = 3.3V, tA = 25
°C, fS = WCLK frequency = RCLK frequency (in MHz using TTL levels), data switching at fS/2, CL = Capacitive Load (in pF).
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PDF描述 |
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| IDT72V265LA10TFI | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
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| IDT72V265LA20TFI | 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18 |
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