参数资料
型号: IDT72V265LA10PFI
厂商: Integrated Device Technology, Inc.
英文描述: 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
中文描述: 3.3伏的CMOS SuperSync先进先出8192 × 18 16,384 × 18
文件页数: 24/27页
文件大小: 439K
代理商: IDT72V265LA10PFI
6
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
4672 drw 04
330
30pF*
510
3.3V
D.U.T.
* Includes jig and scope capacitances.
AC ELECTRICAL CHARACTERISTICS(1)
(Commercial: VCC = 3.3V ± 0.3V, TA = 0°C to +70°C; Industrial: VCC 3.3V
± 0.3V,TA = -40°C to +85°C)
Input Pulse Levels
GND to 3.0V
Input Rise/Fall Times
3ns
Input Timing Reference Levels
1.5V
Output Reference Levels
1.5V
Output Load
See Figure 2
AC TEST CONDITIONS
NOTES:
1. All AC timings apply to both Standard IDT mode and First Word Fall Through mode.
2. Industrial temperature range product for 15ns speed grade is available as a standard device.
3. Pulse widths less than minimum values are not allowed.
4. Values guaranteed by design, not currently tested.
IDT72V255LA10
IDT72V255LA15
IDT72V255LA20
IDT72V265LA10
IDT72V265LA15
IDT72V265LA20
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
fS
Clock Cycle Frequency
100
66.7
50
M H z
tA
Data Access Time
2
6.5
2
10
2
12
ns
tCLK
Clock Cycle Time
10
15
20
ns
tCLKH
Clock High Time
4.5
6
8
ns
tCLKL
Clock Low Time
4.5
6
8
ns
tDS
Data Setup Time
3
4
5
ns
tDH
Data Hold Time
0.5
1
1
ns
tENS
Enable Setup Time
3
4
5
ns
tENH
Enable Hold Time
0.5
1
1
ns
tLDS
Load Setup Time
3
4
5
ns
tLDH
Load Hold Time
0.5
1
1
ns
tRS
Reset Pulse Width(3)
10
15
20
ns
tRSS
Reset Setup Time
10
15
20
ns
tRSR
Reset Recovery Time
10
15
20
ns
tRSF
Reset to Flag and Output Time
10
15
20
ns
tFWFT
Mode Select Time
0
0
0
ns
tRTS
Retransmit Setup Time
3
4
5
ns
tOLZ
Output Enable to Output in Low Z(4)
0—
0
0
ns
tOE
Output Enable to Output Valid
2
6
3
8
3
10
ns
tOHZ
Output Enable to Output in High Z(4)
26
3
8
3
10
ns
tWFF
Write Clock to
FF or IR
6.5
10
12
ns
tREF
Read Clock to
EF or OR
6.5
10
12
ns
tPAF
Write Clock to
PAF
6.5
10
12
ns
tPAE
Read Clock to
PAE
6.5
10
12
ns
tHF
Clock to
HF
16
20
22
ns
tSKEW1
Skew time between RCLK and WCLK
5
6
10
ns
for
FF/IR
tSKEW2
Skew time between RCLK and WCLK
12
15
20
ns
for
PAE and PAF
tSKEW3
Skew time between RCLK and WCLK
60
60
60
ns
for
EF/OR
Figure 2. Output Load
Commercial
Com’l & Ind’l(2)
Commercial
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PDF描述
IDT72V265LA10TFI 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
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IDT72V265LA20TFI 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
IDT72V271LA10TF 3.3 VOLT CMOS SuperSync FIFO
IDT72V271LA15PF 3.3 VOLT CMOS SuperSync FIFO
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参数描述
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IDT72V265LA15PF 功能描述:IC FIFO SS 16384X18 15NS 64-TQFP RoHS:否 类别:集成电路 (IC) >> 逻辑 - FIFO 系列:72V 标准包装:90 系列:7200 功能:同步 存储容量:288K(16K x 18) 数据速率:100MHz 访问时间:10ns 电源电压:4.5 V ~ 5.5 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:64-LQFP 供应商设备封装:64-TQFP(14x14) 包装:托盘 其它名称:72271LA10PF