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参数资料
| 型号： | IDT72V3612L15PQF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | FIFO |
| 英文描述： | 3.3 VOLT CMOS SyncBiFIFO-TM 64 x 36 x 2 |
| 中文描述： | 64 X 36 BI-DIRECTIONAL FIFO, 10 ns, PQFP132 |
| 封装： | PLASTIC, QFP-132 |
| 文件页数： | 10/25页 |
| 文件大小： | 240K |
| 代理商： | IDT72V3612L15PQF |
18
IDT72V3612 3.3V, CMOS SyncBiFIFOTM
64 x 36 x 2
COMMERCIALTEMPERATURERANGE
NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for
FFA to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge and
rising CLKA edge is less than tSKEW1, then
FFA may transition HIGH one CLKA cycle later than shown.
Figure 9.
FFA Flag Timing and First Available Write when FIFO1 is Full.
CSB
EFB
MBB
ENB
B0 - B35
CLKB
FFA
CLKA
CSA
4659 drw 12
W/
RA
12
A0 - A35
MBA
ENA
tCLK
tCLKH
tCLKL
tENS2
tENH2
tA
tSKEW1
tCLK
tCLKL
tENS3
tENS2
tDS
tENH3
tENH2
tDH
To FIFO1
Previous Word in FIFO1 Output Register
Next Word From FIFO1
LOW
W/
RB
LOW
HIGH
LOW
HIGH
(1)
FIFO1 Full
tWFF
tCLKH
相关PDF资料 |
PDF描述 |
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