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参数资料
| 型号： | IDT82V2108BB |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 125/292页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 标准包装： | 10 |
| 控制器类型： | T1/E1/J1 调帧器 |
| 接口： | 并联 |
| 电源电压： | 2.97 V ~ 3.63 V |
| 电流 - 电源： | 160mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA |
| 供应商设备封装： | 144-PBGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 82V2108BB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页当前第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页
IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Programming Information
200
March 5, 2009
E1 PMON Interrupt Enable / Status (068H, 0E8H, 168H, 1E8H, 268H, 2E8H, 368H, 3E8H)
INTE:
= 0: Disable the interrupt on the INT pin when the counter data has been transferred into the Error Count registers.
= 1: Enable the interrupt on the INT pin when the counter data has been transferred into the Error Count registers.
XFER:
= 0: Indicate that the counter data has not been transferred to the Error Count registers.
= 1: Indicate that the counter data has been transferred to the Error Count registers.
This bit is clear to ‘0’ after the bit is read.
OVR:
= 0: Indicate that no overwritten on the Error Count registers has occurred.
= 1: Indicate that one of the Error Count registers is overwritten.
This bit is clear to ‘0’ after the bit is read.
Registers 069H-06DH, 0E9H-0EDH, 16H-16DH, 1E9H-1EDH, 269H-26DH,2E9H-2EDH,369H-36DH, 3E9H-3EDH:
The PMON Error Count registers for a single framer are updated as a group by writing to any of the PMON count registers or updated every 1
second when the AUTOUPDATE (b0, E1-000H) is set. The PMON Error Count registers for eight framers are updated by writing to the Chip ID/Global
PMON Update register (E1-009H).
When the chip is reset, the contents of the PMON Error Count registers are unknown until the first latching of performance data is performed.
E1 PMON Framing Bit Error Count (069H, 0E9H, 169H, 1E9H, 269H, 2E9H, 369H, 3E9H)
These bits are valid when it is in the Basic Frame Synchronization. They represent the number of the basic frame alignment signal errors and
update on the defined intervals. The basic frame alignment signal errors are defined in the WORDERR (b5, E1-000H) and the CNTNFAS (b4, E1-
000H).
Bit No.
7
6
5
4
3
2
1
0
Bit Name
Reserved
INTE
XFER
OVR
Type
R/W
R
Default
00
0
Bit No.
7
6
5
4
3
2
1
0
Bit Name
Reserved
FER[6]
FER[5]
FER[4]
FER[3]
FER[2]
FER[1]
FER[0]
Type
RR
R
Default
XX
X
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PDF描述 |
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参数描述 |
|---|---|
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