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参数资料
| 型号： | IDT82V2108BB |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 220/292页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 标准包装： | 10 |
| 控制器类型： | T1/E1/J1 调帧器 |
| 接口： | 并联 |
| 电源电压： | 2.97 V ~ 3.63 V |
| 电流 - 电源： | 160mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA |
| 供应商设备封装： | 144-PBGA（13x13） |
| 包装： | 托盘 |
| 其它名称： | 82V2108BB |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
23
March 5, 2009
RHDLCSEL[1:0] (b7~6, T1/J1-00DH), one of the two HDLC Receiver
blocks is accessible to the microprocessor. The HDLC#1 extracts the
HDLC link in the DL of the F-bit (its position is shown in Table 4). The
HDLC#2 extracts the HDLC link from one of the channels which position
is defined as follows:
1. Set the DL2_EVEN (b7, T1/J1-070H) and/or the DL2_ODD (b6,
T1/J1-070H) to choose the even and/or odd frames;
2. Set the DL2_TS[4:0] (b4~0, T1/J1-070H) to define the channel of
the assigned frame;
3. Set the DL2_BIT[7:0] (b7~0, T1/J1-071H) to select the bits of the
assigned channel.
All the functions of the selected HDLC Receiver block will be
enabled only if the EN (b0, T1/J1-054H) is set to logic 1.
The structure of the HDLC packet is the same as it is described in
the E1 mode (refer to Figure 5).
A FIFO buffer is used to store the HDLC packet, that is, to store the
data whose stuffed zeros have been removed and the FCS. However,
when the address matching is enabled, the first and/or second byte
compares with the address setting in the PA[7:0] (b7~0, T1/J1-058H)
and the SA[7:0] (b7~0, T1/J1-059H) and only the data matching the
address mode set in the MEN (b3, T1/J1-054H) and the MM (b2, T1/J1-
054H) is stored into the FIFO. When the address matching is disabled,
the entire HDLC packet is stored. The first 7E opening flag which acti-
vates the HDLC link and the 7F abort sequence which deactivates the
HDLC link will also be converted into dummy bytes and stored in the
FIFO. These two types of flags will also assert the COLS (b5, T1/J1-
056H) to indicate the HDLC link status change. The content in the FIFO
is read in the RD[7:0] (b7~0, T1/J1-057H), and the status of the bytes
will be reflected in the PBS[2:0] (b3~1, T1/J1-056H). Both of the two reg-
isters can not be accessed at a rate greater than 1/15 of the XCK rate.
The depth of the FIFO is 128 bytes. When the FIFO is empty, the
FE (b7, T1/J1-056H) will be set. If data is still written into the FIFO when
the FIFO is already full, the FIFO will be over-written. The over-written
condition will be indicated by the OVR (b6, T1/J1-056H) and force the
FIFO to be cleared.
A logic 1 in the PKIN (b4, T1/J1-056H) indicates a non-abort HDLC
packet was received whether there were FCS errors or non-integer num-
ber of bytes errors in it or not.
The HDLC packet can be forced to terminate by four means:
1. The 7F abort sequence is received;
2. More than 15 successive logic ones are received in the data
stream;
3. Set the TR (b2, T1/J1-054H) to logic 1;
4. Set the EN (b1, T1/J1-054H) from logic 1 to logic 0 and back to
logic 1.
All the above methods will deactivate the HDLC link immediately
and the latter two methods will also clear the FIFO and interrupts. A new
search for the 7E opening flag is also initiated.
The interrupt sources in this block are:
1. Receiving the first 7E opening flag sequence which terminates
the all ones data and activates the HDLC link;
2. Receiving the 7E closing flag sequence;
3. Receiving the abort sequence;
4. Exceeding the set point of the FIFO which is defined in the
INTC[6:0] (b6~0, T1/J1-055H);
5. Over-writing the FIFO.
Any one of the interrupt sources will assert the INTR (b0, T1/J1-
056H) high. Then the INT pin will be driven low to report the interrupt if
the INTE (b7, T1/J1-055H) is logic 1.
相关PDF资料 |
PDF描述 |
|---|---|
| PIC16LF1936T-I/MV | IC MCU 8BIT 14KB FLASH 28UQFN |
| VI-25K-IX-S | CONVERTER MOD DC/DC 40V 75W |
| IDT82V2108PXG | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| VI-254-IX-S | CONVERTER MOD DC/DC 48V 75W |
| IDT82V2108PX | IC FRAMER T1/J1/E1 8CH 128-PQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IDT82V2108BBG | 功能描述:IC FRAMER T1/J1/E1 8CH 144-BGA RoHS:是 类别:集成电路 (IC) >> 接口 - 控制器 系列:- 标准包装:4,900 系列:- 控制器类型:USB 2.0 控制器 接口:串行 电源电压:3 V ~ 3.6 V 电流 - 电源:135mA 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:36-VFQFN 裸露焊盘 供应商设备封装:36-QFN（6x6） 包装:* 其它名称:Q6396337A |
| IDT82V2108PX | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:否 类别:集成电路 (IC) >> 接口 - 控制器 系列:- 标准包装:4,900 系列:- 控制器类型:USB 2.0 控制器 接口:串行 电源电压:3 V ~ 3.6 V 电流 - 电源:135mA 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:36-VFQFN 裸露焊盘 供应商设备封装:36-QFN（6x6） 包装:* 其它名称:Q6396337A |
| IDT82V2108PX8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:否 类别:集成电路 (IC) >> 接口 - 控制器 系列:- 标准包装:4,900 系列:- 控制器类型:USB 2.0 控制器 接口:串行 电源电压:3 V ~ 3.6 V 电流 - 电源:135mA 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:36-VFQFN 裸露焊盘 供应商设备封装:36-QFN（6x6） 包装:* 其它名称:Q6396337A |
| IDT82V2108PXG | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 类别:集成电路 (IC) >> 接口 - 控制器 系列:- 标准包装:4,900 系列:- 控制器类型:USB 2.0 控制器 接口:串行 电源电压:3 V ~ 3.6 V 电流 - 电源:135mA 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:36-VFQFN 裸露焊盘 供应商设备封装:36-QFN（6x6） 包装:* 其它名称:Q6396337A |
| IDT82V2108PXG8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 类别:集成电路 (IC) >> 接口 - 控制器 系列:- 标准包装:4,900 系列:- 控制器类型:USB 2.0 控制器 接口:串行 电源电压:3 V ~ 3.6 V 电流 - 电源:135mA 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:36-VFQFN 裸露焊盘 供应商设备封装:36-QFN（6x6） 包装:* 其它名称:Q6396337A |
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