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参数资料
| 型号： | IDT82V3280DQG |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | GREEN, TQFP-100 |
| 文件页数： | 148/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280DQG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页当前第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页
IDT82V3280
WAN PLL
Programming Information
148
June 19, 2006
7.2.10
SYNCHRONIZATION CONFIGURATION REGISTERS
SYNC_MONITOR_CNFG - Sync Monitor Configuration
SYNC_PHASE_CNFG - Sync Phase Configuration
Address:7CH
Type: Read / Write
Default Value: X0101011
Bit
Name
Description
7
-
Reserved.
These bits set the limit for the external sync alarm.
000: ±1 UI.
001: ±2 UI.
010: ±3 UI. (default)
011: ±4 UI.
100: ±5 UI.
101: ±6 UI.
110: ±7 UI.
111: ±8 UI.
These bits must be set to ‘1011’.
6 - 4
SYNC_MON_LIMT[2:0]
3 - 0
-
Address:7DH
Type: Read / Write
Default Value: XXXXXX00
Bit
Name
Description
7 - 2
-
Reserved.
These bits set the sampling of EX_SYNC1 when EX_SYNC1 is enabled to synchronize the frame sync output signal. Nomi-
nally, the falling edge of EX_SYNC1 is aligned with the rising edge of the T0 selected input clock.
00: On target. (default)
01: 0.5 UI early.
10: 1 UI late.
11: 0.5 UI late.
1 - 0
SYNC_PH1[1:0]
7
6
5
4
3
2
1
0
-
SYNC_MON_LIMT2
SYNC_MON_LIMT1
SYNC_MON_LIMT0
-
-
-
-
7
6
5
4
3
2
1
0
-
-
-
-
-
-
SYNC_PH11
SYNC_PH10
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PDF描述 |
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