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参数资料
| 型号： | IDT82V3280DQG |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | GREEN, TQFP-100 |
| 文件页数： | 41/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280DQG |
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IDT82V3280
WAN PLL
Functional Description
41
June 19, 2006
Table 25: Outputs on OUT1 ~ OUT7 if Derived from T0/T4 APLL
OUTn_DIVIDER[3:0]
(Output Divider)
1
outputs on OUT1 ~ OUT7 if derived from T0/T4 APLL output
2
77.76 MHz X 4
12E1 X 4
16E1 X 4
24T1 X 4
16T1 X 4
E3
T3
GSM
(26 MHz X 2)
OBSAI
(30.72 MHz X 10)
GPS
(40 MHz)
0000
0001
Output is disabled (output low).
622.08 MHz
3
311.04 MHz
3
155.52 MHz
77.76 MHz
51.84 MHz
38.88 MHz
25.92 MHz
19.44 MHz
0010
0011
0100
0101
0110
0111
1000
1001
48E1
24E1
12E1
8E1
6E1
4E1
3E1
2E1
64E1
32E1
16E1
96T1
48T1
24T1
16T1
12T1
8T1
6T1
4T1
64T1
32T1
16T1
E3
T3
52 MHz
26 MHz
13 MHz
153.6 MHz
76.8 MHz
20 MHz
10 MHz
8E1
8T1
38.4 MHz
5 MHz
4E1
4T1
61.44 MHz
4
30.72 MHz
4
15.36 MHz
4
7.68 MHz
4
3.84 MHz
4
1010
2E1
3T1
2T1
1011
6.48 MHz
E1
2T1
1100
E1
T1
1101
1110
1111
T1
Output is disabled (output high).
Note:
1. 1
≤
n
≤
7. Each output is assigned a frequency divider.
2. In the APLL, the selected T0/T4 DPLL output may be multiplied. E1 = 2.048 MHz, T1 = 1.544 MHz, E3 = 34.368 MHz, T3 = 44.736 MHz. The blank cell means the configuration is
reserved.
3. The 622.08 MHz and 311.04 MHz differential signals are only output on OUT6 and OUT7.
4. The 61.44 MHz, 30.72 MHz, 15.36 MHz, 7.68 MHz and 3.84 MHz outputs are only derived from T0 APLL.
Table 26: Outputs on OUT8 & OUT9
OUT8_EN / OUT9_EN T4_INPUT_FAIL
1
/ T4_INPUT_FAIL
2
Outputs on OUT8 & OUT9
0
don’t-care
0
Output is disabled (output low).
Output is enabled.
1
1
Output is enabled when the T4 selected input clock does not fail.
Output is disabled (output low) when the T4 selected input clock fails.
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