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参数资料
| 型号： | IDT82V3280DQG |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP100 |
| 封装： | GREEN, TQFP-100 |
| 文件页数： | 38/167页 |
| 文件大小： | 1039K |
| 代理商： | IDT82V3280DQG |
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IDT82V3280
WAN PLL
Functional Description
38
June 19, 2006
3.11.5.2
T4 Path
The four paths for T4 DPLL output are as follows:
77.76 MHz path - outputs a 77.76 MHz clock;
16E1/16T1 path - outputs a 16E1 or 16T1 clock, as selected by
the IN_SONET_SDH bit;
GSM/GPS/16E1/16T1 path - outputs a GSM, GPS, 16E1 or
16T1 clock, as selected by the T4_GSM_GPS_16E1_16T1_
SEL[1:0] bits;
12E1/24T1/E3/T3 path - outputs a 12E1, 24T1, E3 or T3 clock,
as selected by the T4_12E1_24T1_E3_T3_SEL[1:0] bits.
T4 selected input clock is compared with a T4 DPLL output for DPLL
locking. The output can be derived from the 77.76 MHz path or the
16E1/16T1 path. In this case, the output path is automatically selected
and the output is automatically divided to get the same frequency as the
T4 selected input clock.
In addition, T4 selected input clock is compared with the T0 selected
input clock to get the phase difference between T0 and T4 selected input
clocks, as determined by the T4_TEST_T0_PH bit.
T4 DPLL outputs are provided for T0/T4 APLL or device output pro-
cess.
Table 22: Related Bit / Register in Chapter 3.11
Bit
Register
Address (Hex)
MULTI_PH_APP
T0_LIMT
PBO_EN
PBO_FREZ
PH_MON_PBO_EN
PH_MON_EN
PH_TR_MON_LIMT[3:0]
PH_OFFSET_EN
PH_OFFSET[9:0]
IN_SONET_SDH
T0_GSM_OBSAI_16E1_16T1_SEL[1:0]
T0_12E1_24T1_E3_T3_SEL[1:0]
T4_GSM_GPS_16E1_16T1_SEL[1:0]
T4_12E1_24T1_E3_T3_SEL[1:0]
T4_TEST_T0_PH
T4_T0_SEL
Note: *
The setting in the 5A register is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
PHASE_LOSS_COARSE_LIMIT_CNFG
T0_BW_OVERSHOOT_CNFG
5A *
59
MON_SW_PBO_CNFG
0B
PHASE_MON_PBO_CNFG
78
PHASE_OFFSET[9:8]_CNFG
7B
PHASE_OFFSET[9:8]_CNFG, PHASE_OFFSET[7:0]_CNFG
INPUT_MODE_CNFG
7B, 7A
09
T0_DPLL_APLL_PATH_CNFG
55
T4_DPLL_APLL_PATH_CNFG
60
T4_INPUT_SEL_CNFG
T4_T0_REG_SEL_CNFG
51
07
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