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参数资料
| 型号： | IDT82V3358EDG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 15/139页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETHERNET 64TQFP |
| 标准包装： | 160 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:4 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-TQFP 裸露焊盘 |
| 供应商设备封装： | 64-TQFP-EP（10x10） |
| 包装： | 托盘 |
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IDT82V3358
SYNCHRONOUS ETHERNET WAN PLL
Programming Information
111
May 19, 2009
FR_MFR_SYNC_CNFG - Frame Sync & Multiframe Sync Output Configuration
Address:74H
Type: Read / Write
Default Value: 01100000
Bit
Name
Description
7
IN_2K_4K_8K_INV
This bit determines whether the input clock is inverted before locked by the T0/T4 DPLL when the input clock is 2 kHz, 4
kHz or 8 kHz.
0: Not inverted. (default)
1: Inverted.
6
8K_EN
This bit determines whether an 8 kHz signal is enabled to be output on FRSYNC_8K.
0: Disabled. FRSYNC_8K outputs low.
1: Enabled. (default)
5
2K_EN
This bit determines whether a 2 kHz signal is enabled to be output on MFRSYNC_2K.
0: Disabled. MFRSYNC_2K outputs low.
1: Enabled. (default)
4
2K_8K_PUL_POSITION
This bit is valid only when FRSYNC_8K and/or MFRSYNC_2K output pulse; i.e., when one of the 8K_PUL bit (b2, 74H)
and the 2K_PUL bit (b0, 74H) is ‘1’ or when the 8K_PUL bit (b2, 74H) and the 2K_PUL bit (b0, 74H) are both ‘1’. It deter-
mines the pulse position referring to the standard 50:50 duty cycle.
0: Pulsed on the falling edge of the standard 50:50 duty cycle position. (default)
1: Pulsed on the rising edge of the standard 50:50 duty cycle position.
38K_INV
This bit determines whether the output on FRSYNC_8K is inverted.
0: Not inverted. (default)
1: Inverted.
2
8K_PUL
This bit determines whether the output on FRSYNC_8K is 50:50 duty cycle or pulsed.
0: 50:50 duty cycle. (default)
1: Pulsed. The pulse width is defined by the period of the output on OUT.
12K_INV
This bit determines whether the output on MFRSYNC_2K is inverted.
0: Not inverted. (default)
1: Inverted.
0
2K_PUL
This bit determines whether the output on MFRSYNC_2K is 50:50 duty cycle or pulsed.
0: 50:50 duty cycle. (default)
1: Pulsed. The pulse width is defined by the period of the output on OUT.
76543210
IN_2K_4K_8K_I
NV
8K_EN
2K_EN
2K_8K_PUL_P
OSITION
8K_INV
8K_PUL
2K_INV
2K_PUL
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PDF描述 |
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参数描述 |
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