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参数资料
| 型号： | IDT82V3358EDG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 56/139页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETHERNET 64TQFP |
| 标准包装： | 160 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:4 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-TQFP 裸露焊盘 |
| 供应商设备封装： | 64-TQFP-EP（10x10） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页当前第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页
IDT82V3358
SYNCHRONOUS ETHERNET WAN PLL
Functional Description
23
May 19, 2009
3.6.2
FORCED SELECTION
In Forced selection, the selected input clock is set by the
T0_INPUT_SEL[3:0] / T4_INPUT_SEL[3:0] bits. The results of input
clocks quality monitoring (refer to Chapter 3.5 Input Clock Quality Moni-
toring) do not affect the input clock selection.
3.6.3
AUTOMATIC SELECTION
In Automatic selection, the input clock selection is determined by its
validity and priority. The validity depends on the results of input clock
quality monitoring (refer to Chapter 3.5 Input Clock Quality Monitoring).
In all the qualified input clocks, the one with the highest priority is
selected. The priority is configured by the corresponding
INn_CMOS_SEL_PRIORITY[3:0] bits (n = 1, 2 or 3) / the
INn_DIFF_SEL_PRIORITY[3:0] bits (n = 1 or 2). If more than one quali-
fied input clock is available and has the same priority, the input clock
with the smallest ‘n’ is selected. See Table 9 for the ‘n’ assigned to the
input clock.
Table 9: ‘n’ Assigned to the Input Clock
Input Clock
‘n’ Assigned to the Input Clock
IN1_CMOS
1
IN1_DIFF
2
IN2_CMOS
3
IN2_DIFF
4
IN3_CMOS
5
Table 10: Related Bit / Register in Chapter 3.6
Bit
Register
Address (Hex)
EXT_SW
MON_SW_PBO_CNFG
0B
T0_INPUT_SEL[3:0]
T0_INPUT_SEL_CNFG
50
T4_LOCK_T0
T4_INPUT_SEL_CNFG
51
T0_FOR_T4
T4_INPUT_SEL[3:0]
INn_CMOS_SEL_PRIORITY[3:0] (n = 1, 2 or 3)
IN1_IN2_CMOS_SEL_PRIORITY_CNFG,
IN3_CMOS_SEL_PRIORITY_CNFG
27 *, 2A *
INn_DIFF_SEL_PRIORITY[3:0] (n = 1 or 2)
IN1_IN2_DIFF_SEL_PRIORITY_CNFG
28 *
T4_T0_SEL
T4_T0_REG_SEL_CNFG
07
Note: * The setting in the 27, 28 and 2A registers is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
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PDF描述 |
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参数描述 |
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