- 您现在的位置：买卖IC网 > PDF目录2000 > IDT82V3358EDG (IDT, Integrated Device Technology Inc)IC PLL WAN SYNC ETHERNET 64TQFP PDF资料下载
参数资料
| 型号： | IDT82V3358EDG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 69/139页 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SYNC ETHERNET 64TQFP |
| 标准包装： | 160 |
| 类型： | 时钟/频率发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，PECL |
| 输出： | CMOS，LVDS，PECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:4 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622.08MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-TQFP 裸露焊盘 |
| 供应商设备封装： | 64-TQFP-EP（10x10） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页当前第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页
IDT82V3358
SYNCHRONOUS ETHERNET WAN PLL
Functional Description
35
May 19, 2009
3.11.5.2
T4 Path
The four paths for T4 DPLL output are as follows:
77.76 MHz path - outputs a 77.76 MHz clock;
16E1/16T1 path - outputs a 16E1 or 16T1 clock, as selected by
the IN_SONET_SDH bit;
GSM/GPS/16E1/16T1 path - outputs an GSM, GPS, 16E1 or
16T1 clock, as selected by the T4_GSM_GPS_16E1_16T1_
SEL[1:0] bits;
12E1/24T1/E3/T3 path - outputs a 12E1, 24T1, E3 or T3 clock,
as selected by the T4_12E1_24T1_E3_T3_SEL[1:0] bits.
T4 selected input clock is compared with a T4 DPLL output for DPLL
locking. The output can be derived from the 77.76 MHz path or the
16E1/16T1 path. In this case, the output path is automatically selected
and the output is automatically divided to get the same frequency as the
T4 selected input clock.
In addition, T4 selected input clock is compared with the T0 selected
input clock to get the phase difference between T0 and T4 selected input
clocks, as determined by the T4_TEST_T0_PH bit.
T4 DPLL outputs are provided for T0/T4 APLL or device output pro-
cess.
Table 23: Related Bit / Register in Chapter 3.11
Bit
Register
Address (Hex)
MULTI_PH_APP
PHASE_LOSS_COARSE_LIMIT_CNFG
5A *
T0_LIMT
T0_BW_OVERSHOOT_CNFG
59
PBO_EN
MON_SW_PBO_CNFG
0B
PBO_FREZ
PH_MON_PBO_EN
PHASE_MON_PBO_CNFG
78
PH_MON_EN
PH_TR_MON_LIMT[3:0]
PH_OFFSET_EN
PHASE_OFFSET[9:8]_CNFG
7B
PH_OFFSET[9:0]
PHASE_OFFSET[9:8]_CNFG, PHASE_OFFSET[7:0]_CNFG
7B, 7A
IN_SONET_SDH
INPUT_MODE_CNFG
09
T0_ETH_OBSAI_16E1_16T1_SEL[1:0]
T0_DPLL_APLL_PATH_CNFG
55
T0_12E1_24T1_E3_T3_SEL[1:0]
T4_GSM_GPS_16E1_16T1_SEL[1:0]
T4_DPLL_APLL_PATH_CNFG
60
T4_12E1_24T1_E3_T3_SEL[1:0]
T4_TEST_T0_PH
T4_INPUT_SEL_CNFG
51
T4_T0_SEL
T4_T0_REG_SEL_CNFG
07
Note: * The setting in the 5A register is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
相关PDF资料 |
PDF描述 |
|---|---|
| IDTCSPT857DNLG8 | IC PLL CLK DVR SDRAM 40-VFQFPN |
| IDTCV105EPVG8 | IC CLK GEN DESKTOP PC 48-SSOP |
| IDTCV110NPVG | IC FLEXPC CLK PROGR P4 56-SSOP |
| IDTCV115-2PVG | IC FLEXPC CLK PROGR P4 56-TSSOP |
| IDTCV115FPVG | IC FLEXPC CLK PROGR P4 56-SSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IDT82V3358EDG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SYNC ETHERNET 64TQFP |
| IDT82V3380 | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
| IDT82V3380A | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
| IDT82V3380AEQGBLANK | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
| IDT82V3380APFGBLANK | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
发布紧急采购，3分钟左右您将得到回复。