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参数资料
| 型号： | ISL6551ABZ-T |
| 厂商： | Intersil |
| 文件页数： | 16/26页 |
| 文件大小： | 0K |
| 描述： | IC REG CTRLR FLYBACK PWM 28-SOIC |
| 标准包装： | 1,000 |
| PWM 型： | 电流模式 |
| 输出数： | 6 |
| 频率 - 最大： | 1MHz |
| 占空比： | 50% |
| 电源电压： | 10.8 V ~ 13.2 V |
| 降压： | 无 |
| 升压： | 无 |
| 回扫： | 是 |
| 反相： | 无 |
| 倍增器： | 无 |
| 除法器： | 无 |
| Cuk： | 无 |
| 隔离： | 无 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 28-SOIC（0.295"，7.50mm 宽） |
| 包装： | 带卷 (TR) |
ISL6551
Additional Applications Information
Table 1 highlights parameter setting for the ISL6551.
Designers can use this table as a design checklist. For
detailed operation of the ISL6551, see Block/Pin Functional
Descriptions.
TABLE 1. PARAMETER SETTING HIGHLIGHTS/CHECKLIST
VDD = 12V at room temperature, unless otherwise stated.
PARAMETER
Frequency
Dead Time
Resonant Delay
Ramp Adjust
Current Sense
Peak Current
Bandgap Reference
Leading Edge Blanking
Current Share Compensation
Soft-Start & Output Rise Time
Clamp Voltage (Vclamp)
Error Amplifier
Share Support
Latching Shutdown
Power Good
IC Enable
Reference Ground
Power Ground
PIN NAME
CT
RD
R_RESDLY
R_RA
ISENSE
PKILIM
BGREF
R_LEB
CS_COMP
CSS
CSS
EANI, EAI, EAO
SHARE
LATSD
DCOK
ON/OFF
VSS
PGND
FORMULA OR SETTING HIGHLIGHT
Set 50% Duty Cycle Pulses with a fixed frequency
DT = M x RD/k ? , where M = 11.4
t RESDLY = 4.01 x R_RESDLY/k ? + 13
Vramp = BGREF/(R_RA x 500E-12) x dt
<Vclamp-200mV-Vramp
<BGREF and slightly higher than Vclamp
1.263V ±2%, 399k ? pull-up, No more than 100 μ A load
t LEB = 2 x R_LEB/k ? + 15, never leave it floating
0.1 μ for a low current loop bandwidth (100 - 500Hz)
t ss = Vclamp x Css/Iss, t rise = EANI x CSS / Iss, Iss = 10 μ A ±20%
Vclamp = Iss x Rcss, or Reference-based clamp
EANI, EAO < Vclamp
30K load & a resistor (1K, typ.) between EANI and OUTPUT REF.
Latch IC off at > 3V
±5% with hysteresis, Sink up to 5mA, transient rejection
Turn on/off at TTL level
Connect to PGND in only one single point
Single point to VSS plane
UNIT
kHz
ns
ns
V
V
V
V
ns
Hz
S
V
V
-
V
V
V
-
-
FIGURE #
1, 2
3
7
-
-
6
-
8, 9
10
4
4, 5
-
-
-
11, 12
-
-
-
Upper Drivers
Lower Drivers
UPPER1, UPPER2 Capacitive load up to 1.6nF at Fsw = 500kHz
LOWER1, LOWER2 Capacitive load up to 1.6nF at Fsw = 500kHz
-
-
-
-
Synchronous Drive Signals
Bias for Control Circuits
Biases for Bridge Drivers
SYNC1, SYNC2
VDD
VDDP1, VDDP2
Capacitive load up to 20pF at Fsw = 500kHz
12V ±10%, 0.1 μ F decoupling capacitor
Need decoupling capacitors
-
V
V
-
-
-
16
FN9066.5
January 3, 2006
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