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参数资料
| 型号： | ISL6551ABZ-T |
| 厂商： | Intersil |
| 文件页数： | 7/26页 |
| 文件大小： | 0K |
| 描述： | IC REG CTRLR FLYBACK PWM 28-SOIC |
| 标准包装： | 1,000 |
| PWM 型： | 电流模式 |
| 输出数： | 6 |
| 频率 - 最大： | 1MHz |
| 占空比： | 50% |
| 电源电压： | 10.8 V ~ 13.2 V |
| 降压： | 无 |
| 升压： | 无 |
| 回扫： | 是 |
| 反相： | 无 |
| 倍增器： | 无 |
| 除法器： | 无 |
| Cuk： | 无 |
| 隔离： | 无 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 28-SOIC（0.295"，7.50mm 宽） |
| 包装： | 带卷 (TR) |
ISL6551
Electrical Specifications
These specifications apply for VDD = VDDP = 12V and T A = 0°C to 85°C (ISL6551IB) or -40°C to 105°C
(ISL6551AB), Unless Otherwise Stated (Continued)
PARAMETER
Vsat_sinking (ISL6551IB)
SYMBOL
Vsat_low
Sinking 20mA
TEST CONDITIONS
MIN
TYP
MAX
0.035
UNITS
V
Sinking 200mA
0.31
V
Vsat_sinking (ISL6551AB)
Vsat_low
Sinking 20mA
Sinking 200mA
0.04
0.5
V
V
SYNCHRONOUS SIGNALS (SYNC1, SYNC2)
Maximum capacitive load (each)
VDD = 12, F = 1MHz
20
pF
PROGRAMMABLE DELAYS (RESDLY, LEB) (Note 4)
Resonant Delay Adjust Range
(Figure 7)
50
500
ns
Resonant Delay
t RESDLY
R_RESDLY = 10K
R_RESDLY = 120K
55
488
ns
ns
Leading Edge Blanking Adjust
(Figure 8)
50
300
ns
Range
Leading Edge Blanking
t LEB
R_LEB = 20K
R_LEB = 140K
R_LEB = 12V
64
302
0
ns
ns
ns
LATCHING SHUTDOWN (LATSD)
Fault Threshold
Fault_NOT Threshold
Time to Set latch (Note 4)
VIN
VINN
TSET
3
415
1.9
V
V
ns
ON/OFF (ONOFF)
Turn-off Threshold
Turn-on Threshold
OFF
ON
2
0.8
V
V
CURRENT SHARE (SHARE, CS_COMP) (Note 4)
Voltage Offset Between Error Amp
Vcs_offset
SHARE = 30K
30
mV
Voltage of Master and Slave
Maximum Source Current To
Ics_source
SHARE = 30K
190
μ A
External Reference
Maximum Correctable Deviation In
Reference Voltage Between Master
and Slave
SHARE = 30K, Rsource = 1K,
OUTPUT REFERENCE = 1 to 5V,
(See Figure 10)
190
mV
Share/Adjust Loop Bandwidth
CS BW
CS_COMP = 0.1 μ F
500
Hz
DC OK (DCOK)
Sink Current
Saturation Voltage
I DCOK
V SATDCOK I DCOK = 5mA
5
0.4
mA
V
Input Reference
Threshold (relative to Vref_in)
Recovery (relative to Vref_in)
Threshold (relative to Vref_in)
Recovery (relative to Vref_in)
Transient Rejection (Note 4)
Vref_in
OV
OV
UV
UV
TRej
(Figure 11)
(Figure 11)
(Figure 11)
(Figure 11)
100mV transient on Vout (system implicit rejection
1
5
3
-5
-3
250
5
V
%
%
%
%
μ s
and feedback network dependence (Figure 12)
NOTE:
4. Guaranteed by design. Not 100% tested in production.
7
FN9066.5
January 3, 2006
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