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参数资料
| 型号： | LC4064ZC-EV |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 31/99页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR ISPMACH 4064ZC |
| 标准包装： | 1 |
| 系列： | ispMACH®4000Z |
| 类型： | CPLD |
| 适用于相关产品： | LC4064ZC |
| 所含物品： | 板，线缆，电源 |
| 其它名称： | LC4064ZCEV |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
ispMACH 4000Z Internal Timing Parameters
Over Recommended Operating Conditions
-35
-37
-42
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
In/Out Delays
t IN
t GOE
t GCLK_IN
t BUF
t EN
t DIS
Input Buffer Delay
Global OE Pin Delay
Global Clock Input Buffer Delay
Delay through Output Buffer
Output Enable Time
Output Disable Time
—
—
—
—
—
—
0.75
2.25
1.60
0.75
2.25
1.35
—
—
—
—
—
—
0.80
2.25
1.60
0.90
2.25
1.35
—
—
—
—
—
—
0.75
2.30
1.95
0.90
2.50
2.50
ns
ns
ns
ns
ns
ns
Routing/GLB Delays
t ROUTE
t MCELL
t INREG
t FBK
t PDb
t PDi
Delay through GRP
Macrocell Delay
Input Buffer to Macrocell Register Delay
Internal Feedback Delay
5-PT Bypass Propagation Delay
Macrocell Propagation Delay
—
—
—
—
—
—
1.60
0.65
0.91
0.05
0.40
0.25
—
—
—
—
—
—
1.60
0.75
1.00
0.00
0.40
0.25
—
—
—
—
—
—
2.15
0.85
1.00
0.00
0.40
0.65
ns
ns
ns
ns
ns
ns
Register/Latch Delays
t S
t S_PT
t ST
t ST_PT
t H
t HT
t SIR
t SIR_PT
t HIR
t HIR_PT
t COi
t CES
t CEH
t SL
t SL_PT
t HL
t GOi
t PDLi
t SRi
t SRR
D-Register Setup Time (Global Clock)
D-Register Setup Time (Product Term Clock)
T-Register Setup Time (Global Clock)
T-register Setup Time (Product Term Clock)
D-Register Hold Time
T-Resister Hold Time
D-Input Register Setup Time (Global Clock)
D-Input Register Setup Time (Product Term Clock)
D-Input Register Hold Time (Global Clock)
D-Input Register Hold Time (Product Term Clock)
Register Clock to Output/Feedback MUX Time
Clock Enable Setup Time
Clock Enable Hold Time
Latch Setup Time (Global Clock)
Latch Setup Time (Product Term Clock)
Latch Hold Time
Latch Gate to Output/Feedback MUX Time
Propagation Delay through Transparent Latch to Output/
Feedback MUX
Asynchronous Reset or Set to Output/Feedback MUX Delay
Asynchronous Reset or Set Recovery Delay
0.80
1.35
1.00
1.55
1.40
1.40
0.94
1.45
1.06
0.88
—
1.00
0.00
0.80
1.55
1.40
—
—
—
—
—
—
—
—
—
—
—
—
—
—
0.65
—
—
—
—
—
0.40
0.30
0.28
2.00
0.95
1.95
1.15
1.75
1.55
1.55
0.90
1.45
1.20
1.00
—
2.00
0.00
0.95
1.95
1.80
—
—
—
—
—
—
—
—
—
—
—
—
—
—
0.70
—
—
—
—
—
0.33
0.25
0.28
1.67
0.90
1.90
1.10
2.10
1.80
1.80
1.50
1.45
1.10
1.00
—
2.00
0.00
0.90
1.90
1.80
—
—
—
—
—
—
—
—
—
—
—
—
—
—
0.65
—
—
—
—
—
0.33
0.25
1.27
1.80
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Control Delays
t BCLK
t PTCLK
t BSR
t PTSR
GLB PT Clock Delay
Macrocell PT Clock Delay
GLB PT Set/Reset Delay
Macrocell PT Set/Reset Delay
—
—
—
—
1.30
1.50
1.10
1.22
—
—
—
—
1.50
1.70
1.83
2.02
—
—
—
—
1.55
1.55
1.83
1.83
ns
ns
ns
ns
31
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