参数资料
| 型号： | M1A3PE3000-FGG896I |
| 厂商： | Microsemi SoC |
| 文件页数： | 143/162页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1KB FLASH 3M 896-FBGA |
| 标准包装： | 27 |
| 系列： | ProASIC3E |
| RAM 位总计： | 516096 |
| 输入/输出数： | 620 |
| 门数： | 3000000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 896-BGA |
| 供应商设备封装： | 896-FBGA（31x31） |
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ProASIC3E Flash Family FPGAs
Revision 13
2-67
Global Resource Characteristics
A3PE600 Clock Tree Topology
Clock delays are device-specific. Figure 2-38 is an example of a global tree used for clock routing. The
global tree presented in Figure 2-38 is driven by a CCC located on the west side of the A3PE600 device.
It is used to drive all D-flip-flops in the device.
Global Tree Timing Characteristics
Global clock delays include the central rib delay, the spine delay, and the row delay. Delays do not
include I/O input buffer clock delays, as these are I/O standard–dependent, and the clock may be driven
and conditioned internally by the CCC module. For more details on clock conditioning capabilities, refer
page 2-68, and Table 2-97 on page 2-68 present minimum and maximum global clock delays within the
device. Minimum and maximum delays are measured with minimum and maximum loading.
Figure 2-38 Example of Global Tree Use in an A3PE600 Device for Clock Routing
Central
Global Rib
VersaTile
Rows
Global Spine
CCC
相关PDF资料 |
PDF描述 |
|---|---|
| EEC43DTEH | CONN EDGECARD 86POS .100 EYELET |
| M1AGLE3000V5-FG896 | IC FPGA 1KB FLASH 3M 896-FBGA |
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| ACC50DRYH | CONN EDGECARD 100PS .100 DIP SLD |
| AGLE3000V5-FG896 | IC FPGA 1KB FLASH 3M 896-FBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| M1A3PE3000-FGG896PP | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
| M1A3PE3000-FPQ208 | 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3E 3M GATES 193MHZ 130NM 1.5V 208PQFP - Trays |
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| M1A3PE3000-FPQ896ES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
| M1A3PE3000-FPQ896I | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
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