参数资料
| 型号： | MC68306FC16B |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 6/191页 |
| 文件大小： | 0K |
| 描述： | IC MPU INTEGRATED 132-PQFP |
| 标准包装： | 36 |
| 系列： | M683xx |
| 处理器类型： | M683xx 32-位 |
| 速度： | 16MHz |
| 电压： | 5V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 132-BQFP 缓冲式 |
| 供应商设备封装： | 132-PQFP（24.13x24.13） |
| 包装： | 托盘 |
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MOTOROLA
MC68306 USER'S MANUAL
5- 13
68306 regains bus ownership. Only one refresh cycle occurs after bus ownership is
regained, regardless of the time the bus was granted away.
The DRAM controller provides RAS/CAS timing, 15 multiplexed address bits, and refresh
timing. All DRAM accesses are either zero or one wait state cycles, unless delayed by a
refresh. Zero wait state operation supports DRAMs up to 80 ns RAS access, and one wait
state cycles supports DRAMs up to 120 ns RAS access (at 16.67 MHz). External DTACK
is not allowed on DRAM accesses. A refresh can add up to three extra wait-states to zero
wait-state accesses or 4 extra wait-states to one-wait state accesses. Read-modify-write
cycles to DRAM use page mode, and the write portion is always zero wait-state,
regardless of the DRDT bit setting.
The organization of external DRAM is one or two banks, by two bytes. CAS0 controls the
high byte (D15–D8) and CAS1 controls the low byte (D7–D0).
The minimum bank size is 128 Kbytes (64K
× 2 bytes), because of the address
multiplexer, shown in Table 5-3.
Table 5-3. DRAM Address Multiplexer
Value Of:
At RAS When DRSZ2–0 Is:
At CAS:
111
110
101
100
011
010
001
000
DRAMA14
A30
A29
A28
A27
A26
A25
A24
A23
A15
DRAMA13
A29
A28
A27
A26
A25
A24
A23
A22
A14
DRAMA12
A28
A27
A26
A25
A24
A23
A22
A21
A13
DRAMA11
A27
A26
A25
A24
A23
A22
A21
A20
A12
DRAMA10
A26
A25
A24
A23
A22
A21
A20
A19
A11
DRAMA9
A25
A24
A23
A22
A21
A20
A19
A18
A10
DRAMA8
A24
A23
A22
A21
A20
A19
A18
A17
A9
DRAMA7
A23
A22
A21
A20
A19
A18
A17
A16
A8
DRAMA6
A22
A21
A20
A19
A18
A17
A16
A15
A7
DRAMA5
A21
A20
A19
A18
A17
A16
A15
A14
A6
DRAMA4
A20
A19
A18
A17
A16
A15
A14
A13
A5
DRAMA3
A19
A18
A17
A16
A15
A14
A13
A12
A4
DRAMA2
A18
A17
A16
A15
A14
A13
A12
A11
A3
DRAMA1
A17
A16
A15
A14
A13
A12
A11
A10
A2
DRAMA0
A16
A15
A14
A13
A12
A11
A10
A9
A1
Because the DRAM address multiplexer provides contiguous address bits to the full 15-bit
DRAMA bus width during RAS, more banks can be supported by externally decoding bits
beyond the RAS address width of the DRAMs. If this is done, the DRAMA, CAS, and
DRAMW signals should be buffered. This will almost certainly require the wait state. Also,
DRAMs with more row address pins than column address pins are supported.
F
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sc
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I
Freescale Semiconductor, Inc.
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n
c
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PDF描述 |
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参数描述 |
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