- 您现在的位置：买卖IC网 > PDF目录378662 > MC68HC11G5CFN (MOTOROLA INC) High-density Complementary Metal Oxide Semiconductor (HCMOS) Microcontroller PDF资料下载
参数资料
| 型号： | MC68HC11G5CFN |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | High-density Complementary Metal Oxide Semiconductor (HCMOS) Microcontroller |
| 中文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQCC84 |
| 封装： | PLASTIC, LCC-84 |
| 文件页数： | 92/195页 |
| 文件大小： | 839K |
| 代理商： | MC68HC11G5CFN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页当前第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页
MOTOROLA
7-2
SERIAL COMMUNICATIONS INTERFACE
MC68HC11G5
Framing error detect.
Noise detect.
Overrun detect.
Receiver data register full flag.
7.1.3
SCI Transmitter Features
Transmit data register empty flag.
Transmit complete flag.
Send break.
7.2
FUNCTIONAL DESCRIPTION
A block diagram of the SCI is shown in Figure 7-1. The user has option bits in serial control register
1 (SCCR1) to select the “wake-up” method (WAKE bit) and data word length (M bit) of the SCI. Serial
communications control register 2 (SCCR2) provides control bits which individually enable/disable
the transmitter or receiver (TE and RE, respectively), enable system interrupts (TIE, TCIE, ILIE) and
provide the wake-up enable bit (RWU) and the send break code bit (SBK). Control bits in the baud
rate register (BAUD) allow the user to select one of 32 different baud rates for the transmitter and
receiver.
Data transmission is initiated by a write to the serial communications data register (SCDR). Provided
the transmitter is enabled, data stored in the SCDR is transferred to the transmit data shift register.
This transfer of data sets the transmit data register empty flag (TDRE) in the SCI status register
(SCSR) and may generate an interrupt if the transmit interrupt is enabled. The transfer of data to
the transmit data shift register is synchronized with the bit rate clock (Figure 7-2). All data is
transmitted least significant bit first. Upon completion of data transmission, the transmission
complete flag (TC) in the SCSR is set (provided no pending data, preamble or break is to be sent),
and an interrupt may be generated if the transmit complete interrupt is enabled. If the transmitter
is disabled, and the data, preamble or break (in the transmit data shift register) has been sent, the
TC bit will also be set. This will also generate an interrupt if the transmission complete interrupt
enable bit (TCIE) is set. If the transmitter is disabled in the middle of a transmission, that character
will be completed before the transmitter gives up control of the TXD pin.
When SCDR is read, it contains the last data byte received, provided that the receiver is enabled.
The receive data register full flag bit (RDRF) in the SCSR is set to indicate that a data byte has been
transferred from the input serial shift register to the SCDR, which can cause an interrupt if the
receiver interrupt is enabled. The data transfer from the input serial shift register to the SCDR is
synchronized by the receiver bit rate clock. The OR (overrun), NF (noise), or FE (framing) error flags
in the SCSR may be set if data reception errors occurred.
An idle line interrupt is generated if the idle line interrupt is enabled and the IDLE bit (which detects
idle line transmission) in SCSR is set. This allows a receiver that is not in the wake-up mode to detect
the end of a message or the preamble of a new message, or to resychronize with the transmitter.
A valid character must be received before the idle line condition or the IDLE bit will not be set and
and idle line interrupt will not be generated.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HLC908LJ12 | Addendum to MC68HC908LJ12 |
| MC68HLC908QT1 | Microcontrollers |
| MC68HLC908QT2 | Microcontrollers |
| MC68HLC908QT4 | Microcontrollers |
| MC68HLC908QY1 | Microcontrollers |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MC68HC11G7 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:High-density Complementary Metal Oxide Semiconductor (HCMOS) Microcontroller Unit |
| MC68HC11G7CFN | 制造商:未知厂家 制造商全称:未知厂家 功能描述:8-Bit Microcontroller |
| MC68HC11K0 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:HCMOS Microcontroller Unit |
| MC68HC11K0CFN2 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:8-Bit Microcontroller |
| MC68HC11K0CFN3 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:8-Bit Microcontroller |
发布紧急采购，3分钟左右您将得到回复。