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参数资料
| 型号： | MCF54418CMJ250 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROPROCESSOR, PBGA256 |
| 封装： | 12 X 12 MM, ROHS COMPLAINT, MAPBGA-256 |
| 文件页数： | 27/60页 |
| 文件大小： | 1107K |
| 代理商： | MCF54418CMJ250 |
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Electrical characteristics
MCF5441x ColdFire Microprocessor Data Sheet, Rev. 6
Preliminary—Subject to Change Without Notice
Freescale Semiconductor
33
Figure 16. Read data latch timing
4.12
DDR SDRAM controller timing specifications
The following timing numbers must be followed to properly latch or drive data onto the SDRAM memory bus. All timing
numbers are relative to the DQS byte lanes.
Table 18. SDRAM timing specifications
Num
Characteristic
Symbol
Min
Max
Unit
Notes
Frequency of operation
100
250
MHz
1
1 The SDRAM interface operates at the same frequency as the internal system bus.
DD1
Clock period
tSDCK
4.0
10.0
ns
DD2
Pulse width high
tSDCKH
0.45
0.55
tSDCK
2
2 Pulse width high plus pulse width low cannot exceed min and max clock period.
DD3
Pulse width low
tSDCKL
0.45
0.55
tSDCK
3
DD4
Address, SD_CKE, SD_CAS, SD_RAS,
SD_WE, SD_CS[1:0] — output valid
tCMV
—0.5
t
SDCK + 1
ns
3
3 Command output valid should be 1/2 the memory bus clock (t
SDCK) plus some minor adjustments for process, temperature,
and voltage variations.
DD5
Address, SD_CKE, SD_CAS, SD_RAS,
SD_WE, SD_CS[1:0] — output hold
tCMH
0.5
t
SDCK – 1
—
ns
DD6
Write command to first DQS latching transition
tDQSS
—WL + 0.2
t
SDCK
ns
DD7
Data and data mask output setup (DQ
DQS)
relative to DQS (DDR write mode)
tQS
0.4
—
ns
4
5
DD8
Data and data mask output hold (DQS
DQ)
relative to DQS (DDR write mode)
tQH
0.4
—
ns
6
DD9
Input data skew relative to DQS (input setup)
tIS
—0.5
ns
7
DD10 Input data hold relative to DQS.
tIH
0.375
t
SDCK
—ns
8
NFC_R/B
NF13
NFC_CE
NFC_RE
NFC_IO[15:0]
Data from NF
NF5
NF15
NF16
NF10
NF14
NF17
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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