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参数资料
| 型号： | MCHC11F1CFNE2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, EEPROM, MICROCONTROLLER, PQCC68 |
| 封装： | ROHS COMPLIANT AND HALOGEN FREE, PLASTIC, LCC-68 |
| 文件页数： | 124/162页 |
| 文件大小： | 4554K |
| 代理商： | MCHC11F1CFNE2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页当前第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页
RESETS AND INTERRUPTS
MC68HC11F1
5-2
TECHNICAL DATA
5.1.3 Computer Operating Properly (COP) Reset
The MCU includes a COP system to help protect against software failures. When the
COP is enabled, the software is responsible for keeping a free-running watchdog timer
from timing out. When the software is no longer being executed in the intended se-
quence, a system reset is initiated.
The state of the NOCOP bit in the CONFIG register determines whether the COP sys-
tem is enabled or disabled. To change the enable status of the COP system, change
the contents of the CONFIG register and then perform a system reset. In the special
test and bootstrap operating modes, the COP system is initially inhibited by the disable
resets (DISR) control bit in the TEST1 register. The DISR bit can subsequently be writ-
ten to zero to enable COP resets.
The COP timer rate control bits CR[1:0] in the OPTION register determine the COP
time-out period. The system E clock is divided by the values shown in Table 5-1. After
reset, these bits are zero, which selects the fastest time-out period. In normal operat-
ing modes, these bits can only be written once within 64 bus cycles after reset.
Complete the following reset sequence to service the COP timer. Write $55 to CO-
PRST to arm the COP timer clearing mechanism. Then write $AA to COPRST to clear
the COP timer. Performing instructions between these two steps is possible as long
as both steps are completed in the correct sequence before the timer times out.
5.1.4 Clock Monitor Reset
The clock monitor circuit is based on an internal RC time delay. If no MCU clock edges
are detected within this RC time delay, the clock monitor can optionally generate a sys-
tem reset. The clock monitor function is enabled or disabled by the CME and FCME
control bits in the OPTION register. The presence of a time-out is determined by the
RC delay, which allows the clock monitor to operate without any MCU clocks.
Clock monitor is used as a backup for the COP system. Because the COP needs a
clock to function, it is disabled when the clocks stop. Therefore, the clock monitor sys-
tem can detect clock failures not detected by the COP system.
Table 5-1 COP Timer Rate Selection
CR[1:0]
Divide
E By
XTAL = 8.0 MHz Time-
out
–0 ms, +16.4 ms
XTAL = 12.0 MHz
Time-out
–0 ms, +10.9 ms
XTAL = 16.0 MHz
Time-out
–0 ms, +8.2 ms
0 0
215
16.384 ms
10.923 ms
8.192 ms
0 1
217
65.536 ms
43.691 ms
32.768 ms
1 0
219
262.14 ms
174.76 ms
131.07 ms
1 1
221
1.049 s
699.05 ms
524.29 ms
E =
2.0 MHz
3.0 MHz
4.0 MHz
COPRST — Arm/Reset COP Timer Circuitry
$103A
Bit 7
654321
Bit 0
7654321
0
RESET:
0000000
0
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| MCHC11F1CFNE3 | 制造商:Freescale Semiconductor 功能描述:8-Bit Microcontroller IC |
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