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参数资料
| 型号： | MCIMX514AJM6C |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA529 |
| 封装： | 19 X 19 MM, 0.8 MM PITCH, ROHS COMPLIANT, BGA-529 |
| 文件页数： | 133/172页 |
| 文件大小： | 2218K |
| 代理商： | MCIMX514AJM6C |
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Electrical Characteristics
i.MX51A Automotive and Infotainment Applications Processors, Rev. 4
Freescale Semiconductor
63
Figure 33 shows the timing diagram for mDDR SDRAM DQ versus DQS and SDCLK read cycle. The
timing parameters for this diagram is shown in Table 57.
Figure 33. mDDR SDRAM DQ vs. DQS and SDCLK Read Cycle Timing Diagram
Table 57. mDDR SDRAM Read Cycle Parameter Table1
1 Test conditions are: Capacitance 15 pF for DDR PADS. Recommended drive strengths is medium for SDCLK and high for
address and controls
ID
PARAMETER
Symbol
200 MHz2
2 SDRAM CLK and DQS related parameters are being measured from the 50% point. that is, high is defined as 50% of signal
value and low is defined as 50% as signal value. DDR SDRAM CLK parameters are measured at the crossing point of SDCLK
and SDCLK (inverted clock)
166 MHz
133 MHz
Unit
Min Max Min Max Min Max
DD24 DQS - DQ Skew (defines the Data valid window in read cycles
related to DQS)
tDQSQ
—
0.4
—
0.75
—
0.85
ns
DD25 DQS DQ in HOLD time from DQS
tQH
1.75
—
2.05
—
2.6
—
ns
DD26 DQS output access time from SDCLK posedge
tDQSCK
2
5
2
5.5
2
6.5
ns
SDCLK
SDCLK_B
DQS (input)
DQ (input)
Data
DD26
DD24
DD25
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PDF描述 |
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