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参数资料
| 型号： | MCIMX514AJM6C |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA529 |
| 封装： | 19 X 19 MM, 0.8 MM PITCH, ROHS COMPLIANT, BGA-529 |
| 文件页数： | 136/172页 |
| 文件大小： | 2218K |
| 代理商： | MCIMX514AJM6C |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页当前第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页
i.MX51A Automotive and Infotainment Applications Processors, Rev. 4
66
Freescale Semiconductor
Electrical Characteristics
Figure 35 shows the timing diagram for DDR2 SDRM write cycle. The timing parameters for this diagram
appear in Table 60.
Figure 35. DDR2 SDRAM Write Cycle
Table 60. DDR2 SDRAM Write Cycle
ID
Parameter
Symbol
SDCLK = 200 MHz
Unit
Min
Max
DDR17
DQ and DQM setup time to DQS (differential strobe)1
1 These values are for DQ/DM slew rates of 1 V/ns and DQS/DQS_B differential slew rates of 2 V/ns. For different values use
derating table below
tDS(base)
0.15
—
ns
DDR18
DQ and DQM hold time to DQS (differential strobe)1
tDH(base)
0.275
—
ns
DDR17
DQ and DQM setup time to DQS (single-ended strobe)2
2 These values are for DQ/DM slew rates of 1 V/ns and DQS slew rates of 1 V/ns. For different values use derating table below
tDS1(base)
0.025
—
ns
DDR18
DQ and DQM hold time to DQS
(single-ended strobe)2
tDH1(base)
0.025
—
ns
DDR19
Write cycle DQS falling edge to SDCLK output setup time
tDSS
0.2
—
tCK
DDR20
Write cycle DQS falling edge to SDCLK output hold time
tDSH
0.2
—
tCK
DDR21
DQS latching rising transitions to associated clock edges
tDQSS
–0.25
0.25
tCK
DDR22
DQS high level width
tDQSH
0.35
—
tCK
DDR23
DQS low level width
tDQSL
0.35
—
tCK
SDCLK
SDCLK_B
DQS (output)
DQ (output)
DQM (output)
Data
DM
DDR17
DDR18
DDR19
DDR20
DDR21
DDR23
DDR22
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PDF描述 |
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