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参数资料
| 型号： | MPC8572CPXAUNB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1333 MHz, MICROPROCESSOR, PBGA1023 |
| 封装： | 33 X 33 MM, PLASTIC, FCBGA-1023 |
| 文件页数： | 25/138页 |
| 文件大小： | 1502K |
| 代理商： | MPC8572CPXAUNB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页当前第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页
MPC8572E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 2
120
Freescale Semiconductor
Clocking
19.3
e500 Core PLL Ratio
The clock speed for each e500 core can be configured differently, determined by the values of various
signals at power up.
Table 77 describes the clock ratio between e500 Core0 and the e500 core complex bus (CCB). This ratio
is determined by the binary value of LBCTL, LALE and LGPL2/LOE/LFRE at power up, as shown in
Table 78 describes the clock ratio between e500 Core1 and the e500 core complex bus (CCB). This ratio
is determined by the binary value of LWE[0]/LBS[0]/LFWE, UART_SOUT[1], and READY_P1 signals
at power up, as shown in Table 78.
Table 76. CCB Clock Ratio
Binary Value of
LA[29:31] Signals
CCB:SYSCLK Ratio
000
4:1
001
5:1
010
6:1
011
8:1
100
10:1
101
12:1
110
Reserved
111
Reserved
Table 77. e500 Core0 to CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2/LOE/LFRE
Signals
e500 Core0:CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2/LOE/LFRE
Signals
e500 Core0:CCB Clock Ratio
000
Reserved
100
2:1
001
Reserved
101
5:2 (2.5:1)
010
Reserved
110
3:1
011
3:2 (1.5:1)
111
7:2 (3.5:1)
Table 78. e500 Core1 to CCB Clock Ratio
Binary Value of
LWE[0]/LBS[0]/
LFWE, UART_SOUT[1],
READY_P1 Signals
e500 Core1:CCB Clock Ratio
Binary Value of
LWE[0]/LBS[0]/
LFWE, UART_SOUT[1],
READY_P1 Signals
e500 Core1:CCB Clock Ratio
000
Reserved
100
2:1
001
Reserved
101
5:2 (2.5:1)
相关PDF资料 |
PDF描述 |
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