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参数资料
| 型号： | MPC8572CPXAUNB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1333 MHz, MICROPROCESSOR, PBGA1023 |
| 封装： | 33 X 33 MM, PLASTIC, FCBGA-1023 |
| 文件页数： | 76/138页 |
| 文件大小： | 1502K |
| 代理商： | MPC8572CPXAUNB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页当前第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页
MPC8572E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 2
42
Freescale Semiconductor
Ethernet: Enhanced Three-Speed Ethernet (eTSEC)
Figure 19 shows the RMII transmit AC timing diagram.
Figure 19. RMII Transmit AC Timing Diagram
8.2.7.2
RMII Receive AC Timing Specifications
Table 35 shows the RMII receive AC timing specifications.
TSECn_TX_CLK to RMII data TXD[1:0], TX_EN delay
tRMTDX
1.0
—
10.0
ns
Note:
1. The symbols used for timing specifications herein follow the pattern of t(first two letters of functional block)(signal)(state)
(reference)(state) for inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tMTKHDX
symbolizes MII transmit timing (MT) for the time tMTX clock reference (K) going high (H) until data outputs (D) are invalid (X).
Note that, in general, the clock reference symbol representation is based on two to three letters representing the clock of a
particular functional. For example, the subscript of tMTX represents the MII(M) transmit (TX) clock. For rise and fall times,
the latter convention is used with the appropriate letter: R (rise) or F (fall).
Table 35. RMII Receive AC Timing Specifications
At recommended operating conditions with LVDD/TVDD of 2.5/ 3.3 V ± 5%.
Parameter/Condition
Symbol 1
Min
Typ
Max
Unit
TSECn_TX_CLK clock period
tRMR
15.0
20.0
25.0
ns
TSECn_TX_CLK duty cycle
tRMRH
35
50
65
%
TSECn_TX_CLK peak-to-peak jitter
tRMRJ
——
250
ps
Rise time TSECn_TX_CLK (20%–80%)
tRMRR
1.0
—
2.0
ns
Fall time TSECn_TX_CLK (80%–20%)
tRMRF
1.0
—
2.0
ns
RXD[1:0], CRS_DV, RX_ER setup time to
TSECn_TX_CLK rising edge
tRMRDV
4.0
—
ns
Table 34. RMII Transmit AC Timing Specifications (continued)
At recommended operating conditions with LVDD/TVDD of 2.5/ 3.3 V ± 5%.
Parameter/Condition
Symbol 1
Min
Typ
Max
Unit
TSEC
n_TX_CLK
TXD[1:0]
tRMTDX
tRMT
tRMTH
tRMTR
tRMTF
TX_EN
TX_ER
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