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参数资料
| 型号： | MPC961PAC |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/13页 |
| 文件大小： | 0K |
| 描述： | IC BUFFER ZD 1:18 PLL 32-LQFP |
| 标准包装： | 250 |
| 类型： | 零延迟缓冲器 |
| PLL： | 是 |
| 输入： | LVPECL |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:17 |
| 差分 - 输入:输出： | 是/无 |
| 频率 - 最大： | 200MHz |
| 除法器/乘法器： | 无/无 |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-LQFP |
| 供应商设备封装： | 32-TQFP（7x7） |
| 包装： | 托盘 |
MPC961P REVISION 5 JANUARY 8, 2013
10
2013 Integrated Device Technology, Inc.
MPC961P Data Sheet
LOW VOLTAGE ZERO DELAY BUFFER
Figure 14. Output Duty Cycle (DC)
Figure 15. Output-to-Output Skew tSK(O)
The pin-to-pin skew is defined as the worst case difference
in propagation delay between any similar delay path within a
single device
VCC
VCC 2
GND
VCC
VCC 2
GND
tSK(O)
The time from the PLL controlled edge to the non controlled
edge, divided by the time between PLL controlled edges,
expressed as a percentage
VCC
VCC 2
GND
tP
T0
DC = tP/T0 x 100%
Figure 16. Cycle-to-Cycle Jitter
Figure 18. I/O Jitter
Figure 13. Output Transition Time Test
Reference
tF
tR
VCC = 3.3 V VCC = 2.5 V
2.4
1.8 V
0.55
0.6 V
TJIT() = |T0–T1mean|
PCLK
Ext_FB
The deviation in t0 for a controlled edge with respect to a T0
mean in a random sample of cycles
The variation in cycle time of a signal between adjacent cycles,
over a random sample of adjacent cycle pairs
TN
TJIT(CC) = |TN–TN+1|
TN+1
The deviation in cycle time of a signal with respect to the ideal
period over a random sample of cycles
TJIT(PER) = |TN–1/f0|
T0
Figure 17. Period Jitter
Figure 12. Propagation Delay (t, static phase
offset) Test Reference
VCC
VCC 2
GND
t()
PCLK
Ext_FB
PCLK
VPP
VCMR
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PDF描述 |
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