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参数资料
| 型号： | MT42L128M32D2MH-3 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 102/164页 |
| 文件大小： | 0K |
| 描述： | IC LPDDR2 SDRAM 4GBIT 134FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 4G（128M x 32） |
| 速度： | 333MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 134-VFBGA |
| 供应商设备封装： | 134-FBGA（11x11.5） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Input Clock Frequency Changes and Stop Events
supplies (including V REF ) must be within the specified limits prior to exiting DPD (see
AC and DC Operating Conditions).
To exit DPD, CKE must be HIGH, t ISCKE must be complete, and the clock must be sta-
ble. To resume operation, the device must be fully reinitialized using the power-up initi-
alization sequence.
Figure 80: Deep Power-Down Entry and Exit Timing
CK/CK#
t IHCKE
Input clock frequency can be changed
or the input clock can be stopped during DPD.
2 t CK (MIN)
t INIT3 1, 2
CKE
CS#
tRP
t ISCKE
tDPD
t ISCKE
NOP Enter NOP
CMD
DPD
Exit
DPD
NOP
RESET
Enter DPD mode
Notes:
Exit DPD mode
1. The initialization sequence can start at any time after Tx + 1.
Don’t Care
2. t INIT3 and Tx + 1 refer to timings in the initialization sequence. For details, see Mode
Register Definition.
Input Clock Frequency Changes and Stop Events
Input Clock Frequency Changes and Clock Stop with CKE LOW
During CKE LOW, Mobile LPDDR2 devices support input clock frequency changes and
clock stop under the following conditions:
? Refresh requirements are met
? Only REFab or REFpb commands can be in process
? Any ACTIVATE or PRECHARGE commands have completed prior to changing the fre-
quency
? Related timing conditions, t RCD and t RP, have been met prior to changing the fre-
quency
? The initial clock frequency must be maintained for a minimum of two clock cycles af-
ter CKE goes LOW
? The clock satisfies t CH(abs) and t CL(abs) for a minimum of two clock cycles prior to
CKE going HIGH
For input clock frequency changes, t CK(MIN) and t CK(MAX) must be met for each clock
cycle.
After the input clock frequency is changed and CKE is held HIGH, additional MRW
commands may be required to set the WR, RL, etc. These settings may require adjust-
ment to meet minimum timing requirements at the target clock frequency.
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
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