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参数资料
| 型号： | MT42L128M64D4LD-3 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 70/164页 |
| 文件大小： | 0K |
| 描述： | IC LPDDR2 SDRAM 8GBIT 220FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 8G（128M x 64） |
| 速度： | 333MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 220-VFBGA |
| 供应商设备封装： | 220-FBGA（14x14） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
PRECHARGE Command
Figure 49: READ Burst Followed by PRECHARGE – RL = 3, BL = 4, RU( t RTP(MIN)/ t CK) = 3
T0
T1
T2
T3
T4
T5
T6
T7
T8
CK#
CK
BL/2
RL = 3
CA[9:0]
Bank m
col addr a Col addr a
t RTP
=3
Bank m
t RP
Bank m
row addr
Row addr
CMD
READ
NOP
NOP
PRECHARGE
NOP
NOP
ACTIVATE
NOP
NOP
DQS#
DQS
DQ
D OUT A0
D OUT A1
D OUT A2
D OUT A3
Transitioning data
WRITE Burst Followed by PRECHARGE
For WRITE cycles, a WRITE recovery time ( t WR) must be provided before a PRECHARGE
command can be issued. t WR delay is referenced from the completion of the burst
WRITE. The PRECHARGE command must not be issued prior to the t WR delay. For
WRITE-to-PRECHARGE timings see Table 43 (page 73).
These devices write data to the array in prefetch quadruples (prefetch = 4). An internal
WRITE operation can only begin after a prefetch group has been completely latched.
The minimum WRITE-to-PRECHARGE time for commands to the same bank is WL +
BL/2 + 1 + RU( t WR/ t CK) clock cycles. For untruncated bursts, BL is the value set in the
mode register. For truncated bursts, BL is the effective burst length.
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
70
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相关PDF资料 |
PDF描述 |
|---|---|
| MT42L128M64D4LC-3 IT:A | IC LPDDR2 SDRAM 8GBIT 240FBGA |
| FMC49DRYI-S734 | CONN EDGECARD 98POS DIP .100 SLD |
| GMC43DTES | CONN EDGECARD 86POS .100 EYELET |
| EMC43DTEI | CONN EDGECARD 86POS .100 EYELET |
| FMC43DRAI-S734 | CONN EDGECARD 86POS .100 R/A SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MT42L192M32D2KQ-25 WT | 制造商:Micron Technology Inc 功能描述:192MX32 LPDDR2 PLASTIC WIRELESS TEMP GREEN WFBGA 1.2V - Bulk |
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