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参数资料
| 型号： | NT5TU64M16DG-3C |
| 厂商： | NANYA TECHNOLOGY CORP |
| 元件分类： | DRAM |
| 英文描述： | 64M X 16 DDR DRAM, 0.45 ns, PBGA84 |
| 封装： | GREEN, BGA-84 |
| 文件页数： | 2/85页 |
| 文件大小： | 2622K |
| 代理商： | NT5TU64M16DG-3C |
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NT5TU256M4GE / NT5TU128M8GE / NT5TU64M16GG
1Gb DDR2 SDRAM
10
REV 1.0
06 / 2010
Block Diagram (128Mb x 8)
Column
Decoder
Column
Decoder
Column
Decoder
Column
Decoder
Column
Decoder
Column
Decoder
Column
Decoder
Column
Decoder
I/O Gating
DM Mask Logic
Bank 7
Row-Address
Latch &
Decoder
Bank 6
Row-Address
Latch &
Decoder
Bank 5
Row-Address
Latch &
Decoder
Bank 4
Row-Address
Latch &
Decoder
Bank 3
Row-Address
Latch &
Decoder
Bank 2
Row-Address
Latch &
Decoder
Bank 1
Row-Address
Latch &
Decoder
Command
Decode
Mode
Registers
Control Logic
CKE
CK
CS
WE
CAS
RAS
A
dd
re
ss
R
eg
ist
er
17
R
ow
-A
dd
re
ss
M
U
X
14
A0 – A13,
BA0 – BA2
10
17
14
R
ef
re
sh
C
ou
nte
r
Column-Address
Counter/Latch
2
Bank Control
Logic
8
Bank 0
Row-Address
Latch &
Decoder
Bank 7
Memory Array
(16384 x512 x16)
Sense Amplifier
Bank 6
Memory Array
(16384 x512 x16)
Sense Amplifier
Bank 5
Memory Array
(16384 x512 x16)
Sense Amplifier
Bank 4
Memory Array
(16384 x512 x16)
Sense Amplifier
Bank 3
Memory Array
(16384 x512 x16)
Sense Amplifier
Bank 2
Memory Array
(16384 x512 x16)
Sense Amplifier
Bank 1
Memory Array
(16384 x512 x16)
Sense Amplifier
Bank 0
Memory Array
(16384 x256 x32)
Sense Amplifier
16384
8192
256 (x32)
8
2
32
R
ea
d
L
atc
h
Write
FIFO
&
Drivers
8
MUX
COL0,1
D
riv
er
s
DQS
Generator
8
2
Data
DQS,
DQS
2
8
2
8
4
Mask
32
Data
COL0,1
CK,
CK
2
8
R
ec
eiv
er
s
O
D
T
C
on
tro
l
DM
DQS,
DQS
ODT
DLL
CK, CK
14
3
COL0,1
Input
Register
Notes:
1. This Functional Block Diagram is intended to facilitate user understanding of the operation of the device; it does
not represent an actual circuit implementation.
2. DM is an unidirectional signal (input only), but it is internally loaded to match the load of the bidirectional DQ
and DQS signals.
2
DQ0 – DQ7
RDQS ,
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PDF描述 |
|---|---|
| NTA2425E | |
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| NTA2425-10 | |
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