参数资料
| 型号： | OPENLPPOL-EVB |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 22/36页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL OPEN-LOOP POL |
| 标准包装： | 1 |
| 主要目的： | 电源管理，电流感应 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | Si8410，Si8512，Si8540 |
| 主要属性： | 单相 POL，100 ~ 500 kHz 切换频率 |
| 次要属性： | 20 ~ 80% 可变占空比 |
| 已供物品： | 板 |
| 产品目录页面： | 628 (CN2011-ZH PDF) |
| 其它名称： | 336-1919 |
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Si85xx
3.5. Full-Bridge Converter Example
The full-bridge circuit of Figure 19 uses an Si851x configured in 4-Wire Ping-Pong output mode. The switching
frequency of this phase-shifted full-bridge is 150 kHz, and the maximum control phase overlap is 70%.
VIN
VDD
VDD
MODE
IIN
OUT1
OUT2
OUT1
OUT2
PH1
C1
0.1 μF
C2
1 μF
GND
Si851x
VDD
TRST
PH2
R1
R2
R3 R4
IOUT
PH3
PH4
PH1
PH2
Q1
Q2
Switches Turned ON
Si85xx State
1–4
MEASURE
1–2
RESET
2–3
MEASURE
3–4
RESET
TI
OUT1
PH3
Q3
PH4
Q4
OUT2
Figure 19. Full-Bridge Converter
Given the 150 kHz switching frequency (duty cycle fixed at 50%), the equivalent period is 1/150 x 10 3 = 6.6 μs. At
70% maximum overlap, this equates to a worst-case t R value of 0.3 x 6.6 x 10 –6 = 1.98 μs. The default value for t R
can, therefore, be used and is selected by connecting TRST to VDD. As shown in the timing diagram of Figure 19,
integrator reset occurs when current circulates between Q1 and Q2 and between Q3 and Q4 (i.e. when current is
not being sourced from VIN). The external driver delay ensures reset is complete prior to the start of measurement.
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Preliminary Rev. 0.4
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PDF描述 |
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