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参数资料
| 型号： | OR3T306S240I-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 48000 GATES, PQFP240 |
| 封装： | PLASTIC, SQFP-240 |
| 文件页数： | 140/203页 |
| 文件大小： | 1368K |
| 代理商： | OR3T306S240I-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页当前第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
Lattice Semiconductor
41
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
Programmable Input/Output Cells
(continued)
PIO Logic Function Generator
The PIO logic block can also generate logic functions
based on the signals on the OUT2 and CLK ports of
the PIO. The functions are AND, NAND, OR, NOR,
XOR, and XNOR. Table 10 is provided as a summary
of the PIO logic options.
PIO Register Control Signals
As discussed in the Inputs and Outputs subsections,
the PIO latches/FFs have various clock, clock enable
(CE), local set/reset (LSR), and global set/reset
(GSRN) controls. Table 11 provides a summary of
these control signals and their effect on the PIO
latches/FFs. Note that all control signals are optionally
invertible.
Table 10. PIO Logic Options
Option
Description
OUT1OUTREG
Data at OUT1 output when clock
low, data at FF out when clock
high.
OUT2OUTREG
Data at OUT2 output when clock
low, data at FF out when clock
high.
OUT1OUT2
Data at OUT1 output when clock
low, data at OUT2 when clock
high.
AND
Output logical AND of signals on
OUT2 and clock.
NAND
Output logical NAND of signals
on OUT2 and clock.
OR
Output logical OR of signals on
OUT2 and clock.
NOR
Output logical NOR of signals on
OUT2 and clock.
XOR
Output logical XOR of signals on
OUT2 and clock.
XNOR
Output logical XNOR of signals
on OUT2 and clock.
Table 11. PIO Register Control Signals
Control Signal
Effect/Functionality
ExpressCLK
Clocks input fast-capture latch;
optionally clocks output FF, or
3-state FF.
System Clock
(SCLK)
Clocks input latch/FF; optionally
clocks output FF, or 3-state FF.
Clock Enable
(CE)
Optionally enables/disables input
FF (not available for input latch
mode); optionally enables/dis-
ables output FF; separate CE
inversion capability for input and
output.
Local Set/Reset
(LSR)
Option to disable; affects input
latch/FF, output FF, and 3-state FF
if enabled.
Global Set/Reset
(GSRN)
Option to enable or disable per
PIO after initial conguration.
Set/Reset Mode
The input latch/FF, output FF, and
3-state FF are individually set or
reset by both the LSR and GSRN
inputs.
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