- 您现在的位置：买卖IC网 > PDF目录299575 > OR3T306S240I-DB (LATTICE SEMICONDUCTOR CORP) FPGA, 196 CLBS, 48000 GATES, PQFP240 PDF资料下载
参数资料
| 型号： | OR3T306S240I-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 48000 GATES, PQFP240 |
| 封装： | PLASTIC, SQFP-240 |
| 文件页数： | 175/203页 |
| 文件大小： | 1368K |
| 代理商： | OR3T306S240I-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页当前第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
Lattice Semiconductor
73
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
Programmable Clock Manager (PCM)
(continued)
Delay-Locked Loop (DLL) Mode
DLL mode is used for implementing a delayed clock
(phase adjustment), clock doubling, and duty cycle
adjustment. All DLL functions stem from a delay line
with 32 taps. The delayed input clock is pulled from var-
ious taps and processed to implement the desired
result. There is no feedback clock in DLL mode, provid-
ing a very stable output and a fast lock time for the out-
put clock.
DLL mode is selected by setting bit 0 in PCM register
ve to a 0. The settings for the various submodes of
DLL mode are described in the following paragraphs.
Divider DIV0 may be used with any of the DLL modes
to divide the input clock by an integer factor of 1 to 8
prior to implementation of the DLL process.
Delayed Clock
A delayed version of the input clock can be constructed
in DLL mode. The output clock can be delayed by incre-
ments of 1/32 of the input clock period. Express CLK
and system CLK outputs in delay modes are selected
by setting register six, bits [5:4] to 10 or 11 for Express-
CLK
output, and/or bits [7:6] to 10 for system clock out-
put. The delay value is entered in register four. See
register four programming details for more information.
Delay values are also shown in the second column of
Note that when register six, bits [5:4] are set to 11, the
ExpressCLK
output is divided by an integer factor from
1 to 8 while the system clock cannot be divided. The
ExpressCLK
divider is provided so that the I/O clocking
provided by the ExpressCLK can operate slower than
the internal system clock. This allows for very fast inter-
nal processing while maintaining slower interface
speeds off-chip for improved noise and power perfor-
mance or to interoperate with slower devices in the sys-
tem. The divisor of the ExpressCLK frequency is
selected in register two. See the register two program-
ming details for more information.
1x Clock Duty-Cycle Adjustment
A duty-cycle adjusted replica of the input clock can be
constructed in DLL mode. The duty cycle can be
adjusted in 1/32 (3.125%) increments of the input clock
period. DLL 1x clock mode is selected by setting bit 4
of register ve to a 1, and output clock source selection
is selected by setting register six, bits [5:4] to 01 for
ExpressCLK
output, and/or bits [7:6] to 01 for system
clock output. The duty-cycle percentage value is
entered in register four. See register four programming
details for more information. Duty cycle values are also
shown in the third column of Table 27.
Table 27. DLL Mode Delay/1x Duty Cycle
Programming Values
Register 4 [7:0]
7 6 5 4 3 2 1 0
Delay
(CLK_IN/32)
Duty Cycle
(% of CLK_IN)
0 0 X X X 0 0 0
1
3.125
0 0 X X X 0 0 1
2
6.250
0 0 X X X 0 1 0
3
9.375
0 0 X X X 0 1 1
4
12.500
0 0 X X X 1 0 0
5
15.625
0 0 X X X 1 0 1
6
18.750
0 0 X X X 1 1 0
7
21.875
0 0 X X X 1 1 1
8
25.000
0 1 X X X 0 0 0
9
28.125
0 1 X X X 0 0 1
10
31.250
0 1 X X X 0 1 0
11
34.375
0 1 X X X 0 1 1
12
37.500
0 1 X X X 1 0 0
13
40.625
0 1 X X X 1 0 1
14
43.750
0 1 X X X 1 1 0
15
46.875
0 1 1 1 1 X X X
16
50.000
1 0 0 0 0 X X X
17
53.125
1 0 0 0 1 X X X
18
56.250
1 0 0 1 0 X X X
19
59.375
1 0 0 1 1 X X X
20
62.500
1 0 1 0 0 X X X
21
65.625
1 0 1 0 1 X X X
22
68.750
1 0 1 1 0 X X X
23
71.875
1 0 1 1 1 X X X
24
75.000
1 1 0 0 0 X X X
25
78.125
1 1 0 0 1 X X X
26
81.250
1 1 0 1 0 X X X
27
84.375
1 1 0 1 1 X X X
28
87.500
1 1 1 0 0 X X X
29
90.625
1 1 1 0 1 X X X
30
93.750
1 1 1 1 0 X X X
31
96.875
Select
devices
have
been
discontinued.
See
Ordering
Information
section
for
product
status.
相关PDF资料 |
PDF描述 |
|---|---|
| OR3T307S240-DB | FPGA, 196 CLBS, 48000 GATES, PQFP240 |
| OR3T556PS240-DB | FPGA, 324 CLBS, 80000 GATES, PQFP240 |
| OR3T806PS240-DB | FPGA, 484 CLBS, 116000 GATES, PQFP240 |
| OR3T807PS240-DB | FPGA, 484 CLBS, 116000 GATES, PQFP240 |
| OR3T55-4BA256I | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| OR3T30-7BA256 | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T307BA256-DB | 功能描述:FPGA - 现场可编程门阵列 1568 LUT 221 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| OR3T30-7BA256I | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T30-7BA352 | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T30-7BA352I | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
发布紧急采购，3分钟左右您将得到回复。